vivado

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    내가 Nexys 4 DDR의 튜토리얼을 통해 얻고 나는 간단한 MUX library IEEE; use IEEE.STD_LOGIC_1164.ALL; library UNISIM; use UNISIM.VComponents.all; -- Uncomment the following library declaration if using -- arithme

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    vhdl에서 제약되지 않은 벡터를 반환하는 가장 좋은 방법은 무엇입니까? 이 경우 function func(selector : natural) return std_logic_vector is begin case selector is when 3 => return std_logic_vector("11"); when 4 => r

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    저는 FPGA 프로그래밍 초보자입니다. C++로 작성된 간단한 행렬 행렬 곱셈을 Xilinx Vivado HLS와 합성하고 자일링스 SDSoC 도구로 비트 스트림을 생성하고 다음 파일 : sd_card -- _sds --- _p0.bin -- matrixMultiplication.elf -- BOOT.BIN -- image.ub 전이 폴더를 F

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    BRAM을 사용하여 데이터를 저장/읽기 위해 IP를 쓰고 싶습니다. 내가 지금까지 RAM으로 메모리 매핑 된 데이터를 읽고 AXIS를 얻으려면 (C) DMA를 사용하고있다. 그런 다음 VHDL에 새로운 소스 파일을 만들어서 AXIS를 매력적으로 활용했습니다. 반대쪽에서 BRAM 인터페이스를 만들고 싶지만 vivado는 BRAM 인터페이스 용 포트를 결합하지

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    안녕하세요 Vivado 2017년 2월 1일에이 코드 조각을 실행하려고 나는이 [신디 8-3380] 루프 조건 2000 반복 while (side == 1) begin ball_x<=ball_x - 11'd10; end while (side == 0) begin ball_x<=ball_x + 11'd10;

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    대기 시간을 33000 사이클 및 시작 간격을 8로 표시하는 SDAccel 디자인이 있습니다. 이것은 무엇을 의미합니까? 출력이 33000주기 후에 준비된다는 것을 의미합니까? 필자는 출력에 소요 된 실제 시간 (프로필 요약 보고서)을 확인했으며 319ms를 보여줍니다. (클럭은 5ns 임)

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    Zynq Ultrascale + (보드 ZCU102 rev 1)에서 Linux 기반 OS를 부팅하고 here에 설명 된대로 커널을 구성하고 Vivado SDK 2017.2에서 자동으로 생성 된 장치 트리 및 표시 다음 : 당신이 실행하면, macb ff0e0000.ethernet eth0: Could not attach to PHY 과 : gem0: [

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    this 링크에서 무료로 사용할 수있는 예제 프로젝트를 실행하고 싶습니다. 이것은 간단한 FFT 라이브러리이며 컴파일러가 필요 없습니다. 여기에는 필수 헤더 파일과 .c 파일이있는 예제 c 파일이 있습니다. Vivado SDK에서 실행하려고하면 fft와 ifft의 여러 정의 오류가 발생합니다. 이 예제를 SDK 내에서 어떻게 실행할 수 있습니까? 내가 한

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    저는 Zedboard Zynq 평가 보드에서 FPGA를 사용하여 이미지 프로세싱 프로젝트를 진행하고 있습니다. HLS를 사용하여 이미지 처리 블록을 작성하고 너비가 8 인 AXI4 스트림으로 IP를 입력 및 출력으로 생성했습니다. 내 PC에서 JPEG 이미지를 읽고 AXI4 스트림으로이 IP 블록으로 보내려면 어떻게해야합니까? , 출력하여 내 PC 화면에

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    Vivado HLS가 kubuntu 17.10에서 c 테스트 벤치 코드를 컴파일하지 못했습니다. 동일한 프로젝트가 Windows 10에서 완벽하게 컴파일됩니다. 쿠분투와 Windows에서 솔루션은 합성되지만 우분투에서는 시뮬레이션 만 실패합니다. 로그 파일에서 필자는 vivado의 gcc4.6.3을 시스템 gcc 라이브러리와 함께 사용한다고 생각합니다. 누