Verilog 코드를 실행하는 데 Vivado를 사용하고 있습니다. 합성 및 구현을 실행하는 동안 오류가 표시되지는 않지만 비트 스트림을 작성할 수는 없습니다. 이 오류가 나는 얻을 수있다 : ERROR: [Drc 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 12 out of 12 logical p
Vivado에서 디자인을 만들고 있는데 HDL에서 블록 다이어그램 클록 주파수를 사용할 수 있는지 궁금합니다. 블록 다이어그램에서 알고있는 DRC의 일부로 전파되는 FREQ_HZ를 가져 와서 내 맞춤 IP 블록 (VHDL 일반을 사용)에 피드하려고합니다. 이것은 마이크로 초, 전송 속도 등의 지연을 생성하는 내부 카운트를 설정하는 것과 같은 일을 할 수 있