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Vivado에서 디자인을 만들고 있는데 HDL에서 블록 다이어그램 클록 주파수를 사용할 수 있는지 궁금합니다.VHDL에서 Vivado 블록 디자인 클럭 주파수를 사용할 수 있습니까?
블록 다이어그램에서 알고있는 DRC의 일부로 전파되는 FREQ_HZ를 가져 와서 내 맞춤 IP 블록 (VHDL 일반을 사용)에 피드하려고합니다. 이것은 마이크로 초, 전송 속도 등의 지연을 생성하는 내부 카운트를 설정하는 것과 같은 일을 할 수 있도록하기위한 것입니다.
수동 커스터마이징 매개 변수로이를 수행 할 수 있지만 오류가 발생하기 쉽습니다.
이 질문은 특정 VHDL 프로그래밍 질문을 나타내지 않습니다. – user1155120
아마도 Verilog와 비슷하게 적용되지만 VHDL 만 사용하고 있습니다. 그러나 이것이 벤더 툴에 관한 더 많은 질문 인 경우라면 그렇습니다. – blueshift