vivado-hls

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    저는 Zedboard Zynq 평가 보드에서 FPGA를 사용하여 이미지 프로세싱 프로젝트를 진행하고 있습니다. HLS를 사용하여 이미지 처리 블록을 작성하고 너비가 8 인 AXI4 스트림으로 IP를 입력 및 출력으로 생성했습니다. 내 PC에서 JPEG 이미지를 읽고 AXI4 스트림으로이 IP 블록으로 보내려면 어떻게해야합니까? , 출력하여 내 PC 화면에

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    현재 의사 랜덤 비트 시퀀스 기능을 위해 Kintex 7과 microblaze로 작업하고 있습니다. HLS에서 PRBS를 실행하고 HLS IP를 만든 다음 HLS IP를 vivado와 통합하고 비트 스트림을 생성하여 SDK에 내 보냈습니다. 사실, 나는 HLS IP를 통해 XSDK에 0과 1 같은 Pseudo_random 비트 시퀀스를 반환해야합니다. 그러

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    스택 오버플로에서 전체 검색을 수행합니다. 방어 적이기에게 for (int i=0; i < N; ++i) memcpy(buffer + i * byte_sequence_length, byte_sequence, byte_sequence_length); 그러나 비록, 코드가 작동하지 않는, 저를 제안 해주십시오을 사용하여 바이너리 데이터

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    어떻게하면 실행 파일을 VHDL로 바꿀 수 있습니까? 자일링스 vivado HLS를 사용하고 있습니다. 내가 구성하고 만든 (./ configure, make) ppp 소스 코드가 있습니다. 이것은 실행 가능한 ppp 파일을 생성합니다. 이 실행 파일을 vivado HLS를 사용하여 VHDL로 변환 할 수 있습니까? 그렇다면 어떻게 할 수 있습니까? 단계를

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    호스트 메모리에서 내용을 읽고 호스트의 다른 위치에 다시 쓰는 FPGA 용 C++에서 일반적인 대역폭 커널을 작성하고 있습니다. 구조체를 사용하고 있는데 그 중 하나의 요소는 입력 및 출력 버퍼의 주소입니다. 상위 수준 합성 도구는 다음 코드에서 마지막 줄에 오류를 제공합니다. struct addr_struct { ap_uint<64> add

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    Zybo 보드의 임베디드 리눅스에서 실행되는 withing 이미지/비디오 처리 시스템을 실행하기 위해 Vivado HLS에 사용자 정의 IP 코어를 구축하고 있습니다. 코어는 via/AXI 스트림에서 이미지/비디오 데이터를 가져 와서 프로세싱 작업 (예 : Sobel)을 수행 한 다음이를 다른 AXI 스트림으로 출력합니다. 이것은 작동하지만, Zybo의 온

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    대기 시간을 33000 사이클 및 시작 간격을 8로 표시하는 SDAccel 디자인이 있습니다. 이것은 무엇을 의미합니까? 출력이 33000주기 후에 준비된다는 것을 의미합니까? 필자는 출력에 소요 된 실제 시간 (프로필 요약 보고서)을 확인했으며 319ms를 보여줍니다. (클럭은 5ns 임)

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    "임의 정밀도 유형"으로 C/C++ 코드를 실행해야하는 XILINX VIVADO HLS로 작업하고 있습니다. 그래서 UG902 Xilinx 가이드 북의 "임의 정밀도 유형"항목을 살펴 보았습니다. 그러나이 주제에 대해서는 명확하지 않습니다. "변수의 전체 너비"를 초기화하는 방법을 모르겠습니다. 아무도 나에게 예제를 설명 할 수 있습니까? int#W, u

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    함수 : int * getRandom() { static int r[10]; int i; /* set the seed */ srand((unsigned)time(NULL)); for (i = 0; i < 10; ++i) { r[i] = rand(); printf("r[%d] = %d\n

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    Vivado_HLS의 최상위 함수에 arr [200000]과 같은 큰 배열을 출력 할 수 있습니까?