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다음 논리에 대해 래치가 유추되지 않는 이유는 무엇입니까?
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이 MUX가 const 인 이유는 무엇입니까? 입력이 최적화되지 않았습니까?
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Verilog에서 합성 가능 'X'또는 잘못된 입력 감지 시스템
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오류 : /..integrator.vhd(47) : "프로세스"근처 : (VHCOM-1576) IF VHDL이 필요합니다
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출력을 생성하기 위해 LUT를 사용하면 대기 시간이 길어집니다.
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VHDL (Xilinx toolchain) "배열 트리밍"으로 scuppered되었습니다.
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Verilog 생성 루프 반복자에 할당 width 너비가 일치하지 않습니다.
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