synthesis

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    다음 중 Verilog에서 upcounter를 설계하는 더 좋은 방법은 무엇입니까?

    나는 8 비트는 등 다시 8'h00 & 증가에 카운트이 8'hFF & 에 8'h00에서 증가하도록되어 reg [7:0]count=0; 변수 수를 등록 선언 . 내가 다시 다시 & FF로 FF & 00에 00에서 갈이 always @(posedge Clk) begin if(count==8'hFF) count<=8'h0;
    verilog synthesis 2014-04-29

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    VHDL에서 생성 용 합성

    VHDL 프로그램에서 FOR GENERATE 및 IF GENERATE를 사용하고 있습니다.이 명령은 합성 가능합니까? 이러한 명령의 장점과 단점은 무엇입니까? IF-GENERATE 내부에서 FOR-GENERATE를 사용할 수 있습니까? IF-GENERATE 내부에서 FOR GENERATE를 사용할 때 오류가 발생하므로
    for-loop vhdl synthesis 2013-10-14

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    역 연속 웨이브 렛 변환 및 cwtft의 [Parm]

    웨이브 렛 함수의 이름을 cwtft 또는 icwtft으로 설정하면 'parm'이란 무엇을 의미합니까? wave = {wname,[7.6]}. 'morl' 기능을 cwtft 또는 icwtft 변환으로 사용하면 Fb 및 Fc도 바꿀 수 있습니까? 그리고 그렇지 않다면 어떻게 cwt transform으로 신호를 재구성 할 수 있습니까? 원인에 따라 fb 및 fc
    matlab synthesis wavelet wavelet-transform 2013-09-06

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    VHDL 경고 중요한 출력에서 ​​경고 "경고 (13024) : 출력 핀이 VCC 또는 GND에서 멈춤"

    현재 피보나치 알고리즘의 상위 레벨 설명 (C)을 취해 RTL로 변환해야하는 프로젝트에서 작업 중입니다. VHDL로 작성된 모듈. 그렇게하기 위해, IC 프로토 타이핑에서 널리 공지 된 방법론에서, 합성 가능한 VHDL 코드에서 그러한 고레벨 기술을 변환 할 필요가있다. 즉, 데이터 경로 및 유한 상태 기계 (FSM) 용 VHDL 코드를 작성해야한다. 필자
    vhdl synthesis rtl 2014-03-28

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    FF/래치 : signal (xxx)의 상수 값은 0입니다. - VHDL Synthesis

    이 질문은 이전에 질문되었지만 여전히 내 코드에서 문제를 해결할 수 없습니다. 이 경고를주는 내 코드에서 무엇이 잘못 되었습니까? use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.all; use work.switch_param.all; entity fault_gen is port ( clk :
    vhdl xilinx synthesis 2013-12-20

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    Verilog에서 모듈의 동작 주파수 조정하기

    나는 각각의 알고리즘을 가지고있는 2 개의 모듈의 타이밍 분석을 포함하지만 2 개의 부호있는 숫자를 입력으로 받아서 부호있는 숫자를 출력하는 상당히 복잡한 모듈을 만들고 있습니다. 자일링스를 합성 도구로 사용하여 Verilog에서 FPGA 용 모듈을 설계하고 있습니다. 이제 자일링스는 일반적으로 모든 모듈에 대해 최악의 타이밍 분석을 제공한다는 것을 알고있
    verilog xilinx synthesis frequency-analysis cadence 2013-07-24

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    VHDL - 대기열의 변수 대 신호 동작

    구성 가능한 임베디드 시스템 (ZYNQ-7010)에 대한 대학 과정에서 우리는 최근 1 차원 가우스 커널 (0.25)을 적용 할 수있는 (순진한) 저역 통과 이미지 필터를 구현했습니다. * [1 2 1])을 블록 RAM에서 오는 데이터로 변환합니다. 우리는 3 개의 픽셀을 캐싱 (즉, 큐잉) 한 다음 데이터 출력 프로세스에서 온라인으로 조작하기로 결정했다.
    vhdl fpga hdl synthesis 2014-02-09

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    Verilog에서 라운드 로빈 조정기를 만들려고 시도합니다

    그래서 테스트 조정기로 올바른 값을 출력하기 위해 RR 조정자를 얻으려고 시도하지만 상태가 올바르게 전환되는 동안 출력은 항상 기본값 인 16'h0000으로 설정됩니다. 이 가치가 변하지 않는 이유는 무엇입니까? module RRArbiter(input [15:0]NodeRequests, //input clock, out
    verilog xilinx modelsim synthesis rtl 2014-04-04

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    이미지 처리 VHDL unsing VHDL 합성 많은 시간이 걸립니다.

    VHDL을 사용하여 이미지 처리 프로젝트를 수행하고 있습니다. 다른 키 이미지를 사용하는 한 이미지의 암호화 프로세스입니다. 는 제가 원본 영상과 키 영상 사이의 배타적 논리합 연산을 perofrm 위해 어 이미지를 가지고 판독하도록 파일 판독 옵션을 사용하고, 픽셀을 스크램블링 일부에 갖는 type image is array (1 to 256,1 to 2
    image image-processing vhdl synthesis 2013-10-03

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    내가 지금처럼 다른에 2 차원 배열을 복사하려고

    을의 Verilog에서 전체 배열을 할당 : reg [11:0] input_matrix [0:array_width - 1] [0:array_height - 1]; reg [11:0] output_matrix [0:array_width - 1] [0:array_height - 1]; always @(posedge clk) begin if(<so
    arrays verilog assignment-operator synthesis 2013-11-27
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