VHDL에서 생성 용 합성

Question

VHDL 프로그램에서 FOR GENERATE 및 IF GENERATE를 사용하고 있습니다.이 명령은 합성 가능합니까? 이러한 명령의 장점과 단점은 무엇입니까? IF-GENERATE 내부에서 FOR-GENERATE를 사용할 수 있습니까? IF-GENERATE 내부에서 FOR GENERATE를 사용할 때 오류가 발생하므로

Answer 1

이 명령은 합성 가능합니까?
네, 올바르게 사용하면 합성 가능합니다.

장점과 이러한 명령의 단점
장점 들어, 문을 생성하면 쉽게 wellpatterned 구조를 만들 수 있습니다. 단점은 @ BennyBarns의 아래 주석을 참조하십시오.

IF-GENERATE 내부에서 FOR-GENERATE를 사용할 수 있습니까?
VHDL 동시 문은 다른 GENERATE 문을 포함하여 GENERATE 문에 포함될 수 있습니다. generate_parameter_speci Fi를 양이온
에 대한

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[LRM93 $ 9.7]

generation_scheme :: =
| 생성 조건 구성표의와

1. 모든 객체는 비슷합니다.
2. 루프를 일찍 종료 할 수 없습니다. 구성 요소의 조건 생성을위한 IF 계획
1.Allows와

.
2. ELSE 또는 ELSIF 절을 사용할 수 없습니다.