0열
3답변
시뮬레이션 코드에서 Verilog genvar 생성 인스턴스에 액세스
6열
5답변
3열
5답변
8열
1답변
Verilog에서 $ readmem은 합성 가능합니까?
4열
2답변
android/java에서 피아노 사운드를 합성하는 방법
1열
2답변
tcl 스크립트에서 사용중인 Synplify 버전을 확인하는 방법
2열
3답변
26열
2답변
수퍼 클래스의 속성을보다 구체적인 형식으로 재정의하는 방법은 무엇입니까?
0열
1답변
GUI 기반의 실시간 합성 및 시퀀싱 응용 프로그램에 가장 적합한 언어는 무엇입니까?
1열
2답변