synthesis

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    Vivado synthesis : 복잡한 할당이 지원되지 않습니다.

    vhdl에서 부스 수정 된 곱셈기를 구현했습니다. Vivado와 합성을해야하지만이 오류로 인해 불가능합니다 : "복잡한 할당이 지원되지 않습니다". entity shift_register is generic ( N : integer := 6; M : integer := 6 ); port ( en_s : in std_logic; cod_resul
    vhdl variable-assignment synthesis vivado 2017-02-01

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    종합 글로벌 인스턴스 수

    관련 질문이 없지만 무엇을 검색해야할지 모르겠습니다. 합성 도구를 사용할 때 (특정 도구가 필요하면 Synplify라고 말하지만, 여러 도구에서 작동하는 표준 호환 버전이있는 것이 가장 좋습니다) 모듈의 인스턴스 수를 추적하고이를 지원하는 것이 가능합니까? 합성 가이드? 나는 의심 스럽지만, 이와 같은 것에 대해 많은 유스 케이스를 볼 수있다. 제가 의미하
    vhdl verilog hdl synthesis 2017-02-01

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    합성 SV inteface을 역 참조 포트

    나는 smb_if #(.ADDR_SZ(8), .SLAVE_NUM(8)) i_smbif(); I를 다음과 같이 내 상위 모듈에 선언되어 interface smb_if #( parameter shortint ADDR_SZ = 8, parameter shortint DATA_SZ = 8, parameter shortint SLAVE_
    interface system verilog synthesis 2016-12-15

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    저는 Quartus-II (modelsim)로 디자인을 만들었습니다. 이제 그것을 보드에 전달하고 싶습니다. (저는 Orientation을 요청합니다)?

    다시 귀하의 오리엔테이션을 요청합니다. 나는 성공적으로 Verilog를 저점는 Quartus-II와 ModelSim을에서 회로를 설계했다 , 세부 사항 : 는 기본적으로 순서대로 (A FSM을 사용하여 이진 고정 소수점 연산을 기반으로 (좀 복잡한) 연산 회로의 가능한 적은 하드웨어를 생성하기 위해, 나는 그것을 나누기 위해 1 개의 모듈과 곱셈을 위해 1
    verilog fpga synthesis quartus 2016-10-27

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    손 - 레이아웃 사용자 정의 회로를 새 표준 셀로 추가하고 Verilog에서이를 참조하는 방법은 무엇입니까?

    우리는 전체 구현을위한 속도 제한 기인 구현의 중심에 중요한 회로를 가지고 있습니다. 단지 몇 십여 개의 게이트로 이루어져 있습니다. 우리는이 기능을 위해 사용자 정의 트랜지스터 수준의 회로를 손으로 구현하고, 손으로 레이아웃하고, GDSII를 생성했습니다. 이것을 Verilog 코드에 연결하고 싶습니다. 질문 :이 사용자 정의 회로를 Verilog 코드와
    verilog synthesis circuit 2016-12-19

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    이벤트 트리거는 Verilog에서 합성 가능합니까?

    내 코드에서 이벤트 트리거링 (->)을 사용하려고합니다. 이것이 합성 될 것인가? always @(posedge clk) begin count <= count + 1; -> x; end always @(x) flag = 1; 이것은 샘플 코드 일뿐입니다. 내가하고 싶은 일은 내가 깃발을 높이기를 원하는 사건에 언제나있을 때이다. 그렇지 않으면
    verilog hdl synthesis 2016-11-04

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    ASIC/FPGA 설계에서 합성 가능한 룩업 테이블 분할? 이해가 되니?

    간단한 32 비트 2 진수의 나누기 연산을 포함하는 효율적인 FPGA 프로젝트 (ASIC 설계를 지향)를 만드는 방법을 연구했습니다. 복잡한 분할 논리를 생성하는 것보다 LUT (룩업 테이블)을 사용하는 것이 가장 신속한 방법이라는 것을 알게되었습니다. 그렇지만 ASIC에 대해 생각할 때, 내부에 디지털 로직이있는 물리적 인 마이크로 칩을 상상할 때, 전체
    fpga division synthesis asic 2016-11-10

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    타이밍 분석

    사람이 먹스를 고려할 때 타이밍 분석을 고려하는 방법을 설명하시기 바랍니다 수 있습니다. 우리가 타이밍을 고려한다면, 보통 그림과 같이 두 개의 플립 플롭과 멀티플렉서 사이에 있으며, 멀티플렉서 선택 핀을 고려해야합니까? 필자의 이해로는 선택 핀이므로 타이밍 분석을위한 경로로 사용할 수 없습니다. 내가 틀렸다면 나를 바로 잡아주세요. There is a c
    verilog synthesis rtl cadence 2016-11-14

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    합성 출력을 온라인으로 확인 하시겠습니까?

    작성된 RTL의 합성 출력을 확인하는 데 도움이되는 온라인 도구 또는 응용 프로그램이 있습니까? 예 : 좀 RTL 코드를 작성 (Verilog에에)와 을 확인하고자했다 ->이 합성-수 또는없는 경우? -> Netlist RTL이 생성되었습니다.
    verilog synthesis vlsi 2016-11-15

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    합성하는 동안 다음과 같은 스타일의 코딩이 달라 집니까?

    나는 잠시 동안 안정적인 최종 값이 필요한 모듈을 내 프로젝트에서 구현하려고하는데, 따라서 아래와 같이 구현됩니다. 두 가지 모두 시뮬레이션에서 동일한 결과를 보여줍니다. 도구는 동일한 하드웨어 또는 다른 것을 생성합니까? always @(posedge clk) begin if(en) count <= count + 1; else beg
    verilog xilinx synthesis 2016-11-24
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