많은 테스트 벤치를 개발하고 while() 및 while() 루프를 테스트 목적으로 사용하는 습관이 생겼습니다. 괜찮아. 문제는 합성이 가능해야하는 회로를 코딩하기 위해이 습관을들이 킨 것입니다. XST 및 다른 사람과 같은 (합성 매개 변수에 대한 추가 수정없이) 코드를 합성하는 것을 거부 : while (num < test_number)
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Veriog에서 4 대 1 함수를 구현해야합니다. 입력은 0에서 15 사이의 숫자 인 4 비트입니다. 출력은 단일 비트, 0 또는 1입니다. 각 입력은 서로 다른 출력을 제공하며 입력에서 출력까지의 매핑은 알려져 있지만 입력 및 출력 자체는 알 수 없습니다. vcs가 코드를 성공적으로 최적화하고 가능한 한 짧게/깔끔하게 만들길 원합니다. 지금까지의 내 솔루
나는 coregen을 사용하여 분배기 코어를 개발했습니다. 다음은 제 디자인에서 해당 디바이더를 사용하려고 시도한 단계입니다 (확실한지 확실하지 않음). 1) 기본 디자인 폴더에 wrapper (core_name.v), .ngc 파일 및 .veo 파일 복사 2) 핵심 주 Verilog 모듈 내 핵심 Verilog 모듈에서 divide 함수가 필요할 때마다
처음으로 여기에 포스터가 있습니다. 여기 루프 설정에 대한 빠른 질문입니다. 기본 루프의 처음 1/3에 대해 for 루프를 설정하여 .00001 또는 1과 비슷한 값을 증가시킵니다. 그래서 샘플 변수를 곱하여 페이드 인을 생성하는 데 사용할 수 있습니다. 이 간단한 오디오 파일 재생 루틴. 지금까지는 머리를 쓰는 사람이되어 버렸습니다. 훌륭한 도움이되었습니
나는 interwebs의 Nintendo emulator written entirely in JavaScript을 방금 보았지만 소리가 나지 않았습니다. 저에게 생각이 들었습니다 : 자바 스크립트를 사용하여 브라우저에서 사운드를 합성 한 다음 재생할 수있는 방법이 있습니까? 일반적으로 가능하지 않다면 Safari/Opera/FireFox/IE/Etc가 있습