누군가이 오류가 발생하는 이유를 말씀해주십시오. 나는 아직도 Verilog에 새로운 것이므로 어떤 명백한 결함도 용서해주십시오. 감사! 시간에 대한 module func(clk,d,out);
input [3:0] d;
input clk;
reg [3:0] q[1:0];
output [3:0] out;
always @(posedge clk)
be
이 실제 데이터에 대한 기능을 찾을 수 없습니다 : # 오류 : COMP96_0305 : SUBONE_MODULE_VHDL.vhd (93, 23)이 실제 데이터에 대한 기능 "TO_INTEGER"를 찾을 수 없습니다. # 에러 : COMP96_0138 : SUBONE_MODULE_VHDL.vhd (93, 23). 어레이 오브젝트에 대한 참조에서 색인 종류가
두 개의 숫자를 수정 한 간단한 Verilog 코드가 있습니다. 45와 46. 그들을 곱하고 출력을 보여줍니다. Verilog 코드를 작성하여 간단한 작업을 수행했습니다. 그러나 합성 후 시뮬레이션 모델을 생성하면 합성 보고서에 타이밍 분석이 표시되지 않습니다. 그러나 변수가 입력 일 경우 회로의 논리 및 라우팅 시간을 찾습니다. 고정 입력을 위해 생성 된
Data_Out_SDa : process (SCl, IntReset) is
variable IntSDa : std_logic; -- Internal Sda
begin -- process Data_Out_SDa
if IntReset = '0' then -- asynchronous reset (active high)
나는이 숫양은 .mem이 파일을 사용하여이 디자인이 개 구성 요소에 포함 초기화 할 이제 시놉시스 DC 도구 를 사용하여 프로세서 코드를 합성 한 후 내가 어떻게을 사용하는 것을 달성 할 netlist 파일 - 합성 결과 - 프로세서에서 동일한 코드를 다시 테스트하여 합성이 올바르게 수행되었는지 테스트해야하기 때문에 램에 .mem 파일을로드 한 다음 테스트
파이프 라인 프로세서에 대한 포스트 게이트 레벨 시뮬레이션을 만들려고합니다. 나는 vhdl 형식의 네트리스트를 가지고 있으며, 지금은 합성 직후 기능성을 확인하기 위해 다시 시뮬레이션해야합니다. 문제는 내가 2 RAM을 하나의 지시와 다른 데이터에 대한 포스트 게이트 레벨 시뮬레이션에서 메모리 목록보기를 볼 내 지침과 데이터를 내 2 램에로드 할 능력이 없
매트릭스 변환에 대한 코드를 VHDL에 쓰고 있습니다. 행주기 및 매 클럭주기마다 행렬의 한 요소에 입력을하고 있습니다. 그 후에 데이터를 열 주 형식으로 저장합니다. 각 클록 사이클마다 요소별로 coloumn major format 요소의 데이터를 출력합니다. 코드는 제대로 시뮬레이션되지만 포스트 합성 결과가 없습니다 아래와 같이 바로 사람이 PLZ 그것
vhdl 시뮬레이션을 위해 Xilinx Isim을 사용하고 있습니다. 나는 (signal q: std_logic_vector(15 downto 0):="0000000000000000";)과 같은 변수를 초기화했다. 그러나 시뮬레이션에서 특정 값이 초기화되지 않은 경우. 그 표시는 undefined('U')입니다. 나는 피드백에서 그 가치를 사용해야한다. 따
알려진 부울 표현식을 AND, OR, NOT 게이트로 매핑해야합니다. 최적으로 (또는 거의 최적으로 : D), 즉 표현식의 셀 라이브러리 바인딩 (일명 기술 매핑) . 표현식에는 4 개의 입력 변수 (A, B, C, D)가 있으며 4 개의 출력 함수 F1, F2, F3, F4가 생성됩니다. 작업을 수행 할 수있는 간단한 도구가 있습니까? 부울 식 : F1