Synplify는 to_integer를 사용하여 상수 배열에 액세스 할 때 내 레지스터를 정리합니다. (VHDL)

Question

Data_Out_SDa : process (SCl, IntReset) is 
     variable IntSDa : std_logic;  -- Internal Sda 
     begin -- process Data_Out_SDa 
     if IntReset = '0' then    -- asynchronous reset (active high) 
      IntSDa := 'Z'; 
     elsif SCl'event and SCl = '0' then -- falling clock edge 
       IntSDa := DataBuffer(to_integer(unsigned(AddrReg))); 
     end if; 
     SDa <= IntSDa; 
    end process Data_Out_SDa; 

DataBuffer는 121 비트 상수 std_logic_vector입니다. Sda는 출력 포트입니다

코드가 잘 합성됩니다. 하지만 경고가 발생합니다 (Int16a) 레지스터 IntSda 레지스터 (CL169) 및 경고 레지스터 레지스터 비트 IntSda를 상수 0 (Cl190)으로 변경

어떤 이유인지 합성 도구는 IntSda가 항상 0이 될 것이라고 해석합니다. 참고 IntReset은 입력입니다 . AddrReg는 SC1의 상승 클록 에지에서 값을 변경하는 카운터의 출력입니다. 카운터는 잘 합성되며 FPGA에서 테스트하고 로직 분석기를 사용하여 출력을 보았습니다. 왜 이런 일이 일어나고 있는지에 대한 손실이 있습니다. 나는 보존 물을 둘 수 있었지만 근본 원인을 이해하기위한 간격을 줄이거 나 교체하지 않았다고 생각합니다.

Answer 1

당신은 그런 식으로 Zs를 얻으려고 투쟁 할 것입니다. 신디사이저는 아마 '로 치료 0의 나는이 같은 과정을 외부 SDa를 구동 한 후 DataBuffer 배열의 1과 0을 사용하고 제안 :

:

SDa <= '0' when IntSDa = '0' else 'Z';