고정 입력에 대한 Verilog 타이밍 분석

Question

두 개의 숫자를 수정 한 간단한 Verilog 코드가 있습니다. 45와 46. 그들을 곱하고 출력을 보여줍니다. Verilog 코드를 작성하여 간단한 작업을 수행했습니다.

그러나 합성 후 시뮬레이션 모델을 생성하면 합성 보고서에 타이밍 분석이 표시되지 않습니다. 그러나 변수가 입력 일 경우 회로의 논리 및 라우팅 시간을 찾습니다.

고정 입력을 위해 생성 된 회로에 대한 이러한 측정 항목에 관심이 있습니다.

module SimpleMult(
    outProd 
    ); 
    reg signed[7:0] mult1; 
    reg signed[7:0] mult2; 
    output reg signed[15:0]outProd; 
    initial begin 
    mult1 = 45; 
    mult2 = 46; 
    end 

    always@(*) begin 
    outProd = mult1 * mult2; 
    end 
endmodule 

내가 타이밍 분석이 작동 얻을 수 어쨌든 있나요 :

이 내 코드?

Answer 1

여기에서 직면하는 문제는 상수의 곱셈이 상수이므로 타이밍이 없다는 것입니다.

타이밍을 측정하는 방법은 2 입력으로 곱셈기를 합성하는 것입니다. 그런 다음 SDF 타이밍 정보를 포함한 게이트 레벨 sim을 수행하십시오. 두 입력을 모두 0에서 고정 값으로 가져옵니다. 파형 편집기에서 당신은 곱셈기의 출력에서 ​​리플을 볼 수 있어야합니다. 새로운 입력부터 정착 된 출력까지의 시간을 측정하십시오.

실리콘 타이밍이 매우 가변적이므로 실리콘을 빠르게 또는 느리게 (또는 중심에) 배치 할 수 있습니다. 온도 또한 타이밍에 영향을 미칩니다. 적어도 두 개의 코너 인 Max와 Min을 사용하여 시뮬레이션을 실행해야합니다. 고정 입력에서 안정적인 결과로 전환하는 데 최대 및 최소 시간이 소요됩니다.

또한이 방법에서 사용되는 타이밍이 0부터 시작한다는 사실을 알고 있습니다. 시작 조건이 다르면 다를 것입니다.

입력 값 0과 고정 값을 가진 두 개의 LUT (Look Up Tables)를 사용하고 신스 도구가하는 것을 볼 수 있습니다. 가능성이 0 인 LUT와 그 답을 최적화 할 것입니다.

Answer 2

시간 분석을위한 입력이 필요합니다.

신디사이저는 mult1 및 mult2이 상수라는 것을 알고 있습니다. outProd은 상수에만 의존하므로 outProd은 상수에 최적화됩니다. 상수에는 타이밍 정보가 없습니다.