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vhdl 시뮬레이션을 위해 Xilinx Isim을 사용하고 있습니다. 나는 (signal q: std_logic_vector(15 downto 0):="0000000000000000";)과 같은 변수를 초기화했다. 그러나 시뮬레이션에서 특정 값이 초기화되지 않은 경우. 그 표시는 undefined('U')입니다. 나는 피드백에서 그 가치를 사용해야한다. 따라서 그것에 의존하는 값은 undefined('U')입니다. 한 가지 더, 신호를 초기화하면 합성됩니까? FPGA에 덤프하면 어떻게 될까요? 솔루션을 알려주세요.변수 초기화 vhdl
이것은 다소 형식이 잘못된 질문이었고 이해하기 어렵습니다. 문장을 초기화하면 신호가 합성 되나요? "특히 혼란 스럽습니다. 우리가 더 잘 당신을 도울 수 있도록 비트를 다시 작성하고 다시 포맷하는 것을 고려하십시오. – bcr
VETSMOD 코드 예제를 제공하십시오 : 문제를 시도하고 재현하기 위해 컴파일러에서 실행할 수있는 매우 짧지 만 유효한 VHDL 조각입니다. – Philippe