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진동 1 (1000, 0100, 0010, 0001, 0010, 0100)이있는 카운터 회로는 어떻게됩니까?
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"if"블록이 vhdl에서 주어진 선택 사항을 벗어날 가능성이 있습니까?
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RTL_ROM의 vhdl 및 목적에 래치를 제거하는 방법?
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Verilog 모듈의 가산기 출력 값이 잘못되었습니다.
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시스템의 Verilog에서 문자열과 비트를 연결하는 방법은 무엇입니까?
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시퀀스 블록 내에서 $ display 문을 사용하여 SVA (System Verilog Assertions)에 일부 정보를 표시하려면 어떻게해야합니까?
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다음 논리에 대해 래치가 유추되지 않는 이유는 무엇입니까?