vlsi

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처리 - 인터랙티브 그래픽 에디터

저는 VLSI 엔지니어링 학생들이 사용할 수있는 무료 온라인 학습용 툴을 개발하고 있습니다. 나는 Processing을 사용하여 프로그램을 개발하기로 결정했다. 사용자 중심으로 마우스를 사용하여 대화식으로 화면에 다각형을 그릴 수 있습니다. 지금은 Processing Canvas 애플릿에 사각형을 그릴 수 있고 선택, 이동, 삭제, 축소 등의 일반적인 작업

java graphics processing vlsi 2011-01-21

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Verilog 디자인에서 시계 결함 발생

저는 Verilog를 사용하여 칩을 설계하고 있습니다. 3 비트 카운터가 있습니다. 카운터가 8 번째 루프에있을 때 에 시계 결함이 있고이 있어야하며 정상적으로 작동해야합니다. Verilog 디자인에서 시계 결함을 일으킬 수있는 방법은 무엇일까요?

design verilog clock vlsi 2010-02-12

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OASIS VLSI 레이아웃 파일 구문 분석기

OASIS는 VLSI 토폴로지 표현 형식입니다. 오아시스 형식의 파서 또는이 형식의 구조를 설명하는 설명서가 필요합니다. Google에서 해당 단어를 찾을 수 없습니다. 아무도 내가 그것을 어떻게 얻을 수 있는지 모른다. 감사.

parsing electronics calibre vlsi 2013-04-01

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Verilog에서 RAM을 더 잘 코딩하는 방법

RAM을 쓰는 것이 더 나은 코드는 무엇입니까? always 블록 내부에 data_out을 할당 : module memory( output [7:0] data_out, input [7:0] address, input [7:0] data_in, input write_enable, input clk ); r

verilog vlsi 2011-10-03

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출력을 변경하는 VHDL 내부 신호 - 작동하지 않습니까?

나는이 PC 모듈을 가지고 있으며, 매우 간단하다. (끝의 코드). 먼저 몇 가지 입력 신호 port_int을 생성하고 프로세스 마지막 부분에서 pc_out <= port_int이라고 말합니다. 내 목표는 입력 신호에 따라 PC에서 증가 또는 빼기를하는 것입니다. 시뮬레이션에서 은 내부 port_int 신호는 잘 작동하지만 pc_out하지 않습니다. 왜 이

output vhdl fsm vlsi 2013-12-18

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