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BCD 덧셈기와 십진수 출력

계산을 위해 Decimal Output이 125 * A - 100 * (A Mod 4) + 2이고 A가 (one BCD digit) 다음 중 어느 것이 참입니까? 1) 적어도 두 개의 십진법 가산기가 필요합니다. 2) 2 개 이상의 4 비트 2 진 가산기가 필요합니다. 3) 적어도 하나의 10 진수 승수와 하나의 십진법 가산기가 필요합니다. 4) 위 내용

computer-science computer-architecture digit bcd vlsi 2015-01-07

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다른 스타일로 작성된 Verilog FIFO 코드 .. 작동하지 않는 코드와 작동하지 않는 코드가 있습니다. 누군가가 설명 할 수 있습니다.

fillcount를 사용하여 fifo에 대해 verilog 코드를 작성하여 전체 또는 비어 있는지 확인하는 수단으로 확인했습니다. 동일한 코드에는 두 가지 버전이 있습니다. 하나는 항상 읽기, 쓰기, 빈/전체, fillcount 및 포인터를 증가시키기위한 블록으로 항상 seprate를 가지고 있습니다. 이것은 정상적으로 작동하고 테스트를 거쳤습니다. 나는

verilog fifo vlsi 2014-06-23

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Verilog에서 다른 모듈의 4 비트 입력에 4 비트 시프트 레지스터 출력 연결

학교 프로젝트에서 하드웨어 (7 세그먼트)에서 의사 난수 생성을 위해 선형 피드백 시프트 레지스터를 사용하려고합니다. 나는 LFSR과 7 세그먼트 모듈을 썼지 만 두 모듈을 서로 연결하는 데 문제가있다. 이 프로젝트는 합성되지만 HDL 다이어그램에는 LFSR과 7 세그먼트 모듈 사이의 연결이 표시되지 않습니다. 아래는 코드입니다. //main module

verilog vlsi 2014-05-10

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VHDL 테스트 벤치에서 untimed 신호를 기다립니다.

필자는 필요에 따라 신호를 순차적으로 설정하거나 변경하는 시뮬레이션 프로세스를 작성했습니다. 일반적으로 wait 문을 사용하여 특정 시간 간격을 기다리거나 신호 할당을 기다렸지 만, 신호가, 예를 들어 오는시기 : reset <= '1'; write <= '0'; read <= '0'; wait for 25 ns;

vhdl modelsim vlsi 2014-05-15

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왜 지연을 Verilog에서 합성 할 수 없습니까?

나는 항상 RTL 코드에서 선언 된 지연을 결코 합성 할 수 없다는 것을 읽었습니다. 그것들은 시뮬레이션 목적으로 만 의미가 있으며 현대의 합성 도구는 코드의 지연 선언을 무시합니다. 예 : x = #10 y;은 합성 도구로 x = y;으로 간주됩니다. 누군가 하드웨어 설명 언어 (VHDL, Verilog 또는 Sytem-Verilog)의 지연 선언을 합성

vhdl verilog system-verilog asic vlsi 2014-07-12

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Verform의 조작 된 문

안녕하세요 저는 folowing 코드를 사용하여 n 비트 카운터를 설계하고 있습니다. 시작과 끝에 따라 위 또는 아래 카운터를 인스턴스화하려고합니다. 하지만 "잘못된 문구"가 나타납니다. 도와주세요. module nbitUpCounter(startc,endc , clk, rst_n,actlow,count); parameter n = 7; out

verilog system-verilog vlsi 2014-02-14

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TCL에서 버튼 텍스트를 왼쪽으로 맞 춥니 다. TK

나는 Tcl.tk로 Gui를 빌드하고 ICC (Synopsys)에서 사용하려고합니다. 문제점 : 모든 텍스트는 왼쪽 대신 가운데 정렬이 가능합니다. "체크 버튼"을 만들 때마다 가운데에 텍스트가 표시됩니다. 왼쪽 측면을 정당화하기 위해 텍스트를 주문하려면 어떻게해야합니까? 어떻게 "체크 버튼"주위에서 후광을 비활성화 할 수 있습니까? package requ

tcl tk vlsi 2014-07-14

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동시 진술의 다중 할당

다음 코드는 나 자신을 알아낼 수없는 오류를 발생시킵니다. 출력 D0 여러 과제가 있으므로 오류가 do: for i in 0 to 9 generate d0<=di0(129-i downto 120-i) when f(i)='1'; end generate do;

vhdl digital rtl vlsi 2014-07-14

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합성 결과는 무엇입니까?

다음과 같이 게이트에 구현하려고합니다. 하지만 게이트 합성이 어떻게 확실하지 않습니까? 케이스 (2) wire [3:0] A, B, C, D; always @(posedge CLK) begin A=D; C=B; B=A; end 또한 1 wire [3:0] A, B, C, D; always @(pose

verilog vlsi 2015-02-07

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비동기식 재설정을 사용하면 어떻게해야합니까? 동기식으로 설정해야합니까?

우리는 IC를 만듭니다 (하드웨어에서는 물리적 디자인을 의미합니다). 아시다시피 입력 재설정은 항상 비동기입니다. 궁금해 내가 비동기 재설정을 사용하면 동기식으로 만들어야합니까? 또는 방금 비동기식 재설정을 사용할 수 있습니까?

vlsi asic 2015-02-07

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