시퀀스 블록 내에서 $ display 문을 사용하여 SVA (System Verilog Assertions)에 일부 정보를 표시하려면 어떻게해야합니까?

Question

시퀀스 블록이 실행되는 동안 일부 정보를 표시하려고합니다.

예컨대 :

sequence A; 
a; 
$display ("Signal A asserted here"); 
endsequence 

이 코드를했는데, 다음과 같은 오류가 발생 기능이 예상되는 경우

작업 $ 표시가 호출됩니다. 작업 호출을 수정하고 다시 컴파일하십시오.

어떻게 극복합니까?

Answer 1

당신은 sequence_match_item은 operator_assignment, inc_or_dec_expression, 또는 subroutine_call 될 수있는 구문 (sequence_expr, sequence_match_item)와 시퀀스 표현 내에서 $display를 호출 할 수 있습니다.

sequence A; 
(a, $display("Signal A asserted here")); 
endsequence 

은 시퀀스 내에서 호출되는 $display 직접적인 예를 갖는 시퀀스의 매치에 IEEE Std 1800-2012 § 16.11 부르는 서브 루틴을 참조.

Answer 2

$ display 문에 "항상"블록을 사용할 수 있습니다.