일부 맞춤 하드웨어에서 Spartan 6 (XC6SLX16-2CSG225I) 및 DDR (IS43R86400D) 메모리 인터페이스에 문제가 있습니다. 나는 SP601 dev에 보드를 시도하고 모든 예상대로 작동합니다. 예제 프로젝트를 사용하여 soft_calibration을 활성화하면 완료되지 않고 calib_done이 낮게 유지됩니다. 교정을 사용하지 않
저는 VHDL을 처음 사용하고 프로젝트에 문제가 생겼습니다. 한 통신 프로토콜을 다른 통신 프로토콜로 변환하는 FPGA를 만들려고하는데,이 목적을 위해 변환하기 전에 여러 패킷을 저장하는 것이 유용 할 것입니다. 이 데이터를 배열에 저장하려고하기 전에 FPGA에서 너무 많은 공간을 차지한다는 것이 빠르게 나타났습니다. 따라서 SP605 보드의 DDR3 램에
AES 암호화 알고리즘 용 VHDL 코드를 작성 중이므로 128 비트 데이터를 암호화하여 1 비트 입력 핀을 사용해야했습니다. 128 비트 데이터의 경우 case 문과 함께 128 클럭 사이클을 사용했습니다. 코드의 올바른 작동을 확인하기 위해 테스트 벤치를 작성해야합니다. 테스트 벤치에서 서로 다른 클럭 사이클에서 128 비트의 데이터를 쓰는 법. 비트에
모두 하락과 상승 에지를 사용하여 나는 다음과 같이 FPGA & VHDL 초보자가 .. 내 개발 환경입니다입니다. FPGA : 스파르탄 6 XC6SLX9 컴파일러 : ISE 14.04 시뮬레이터 : ISIM 나는 간단한 카운터를 만들고 있어요,하지만 난 이해할 수없는 몇 가지가 있습니다. 다음 코드는 내가 작성한 코드입니다. 내가 예상했던 것은 w_coun
저는 VHDL을 사용하여 FPGA 보드의 스파르탄 3E를 구성하는 프로젝트에서 작업하고 있습니다. 내가해야 할 일은 천재 퍼즐이다. 메인 코드에는 논리를 제어하는 상태 기계가있다. 자일링스 시뮬레이터를 사용하여 코드를 시뮬레이트 할 때 모든 것이 잘 작동하지만 FPGA 보드에서 .bit 파일을 실행할 때 시퀀스의 첫 번째 LED가 켜지고 꺼지는 것이므로
ISE 14.7에서 UART를 통해 출력을 제공하기 위해 AXI 스트림 (ipcore가 값을 반복 함)을 가지려면 어떻게해야합니까? 프로젝트를 올바르게 설정하고 UART를 추가하고 mhs, ucf 파일 및 나머지 보난자를 설정했지만 AXI에서 출력 할 필요가있는 것이 무엇인지 알지 못합니다. UART. 아이디어가 있으십니까?
Verilog 및 자일링스 ISE Webpack으로 아기 단계 수행, Mimas V2로 플래시 됨 Spartan 6 스위치를 누를 때 출력이 없음, 누락 된 부분을 볼 수 있습니까? ? 포트 할당을위한 보드 회로도 NET "b" PULLDOWN;
NET "a" PULLDOWN;
NET "ci" PULLDOWN;
NET "sum" LOC = T18;
두 개의 별도 스파르탄 3E 키트로 ADC-DAC를 처리하려고합니다. 첫 번째 키트는 아날로그 신호를 받아 디지털 신호로 변환합니다. 두 번째 키트는이 변환 된 디지털 데이터를 가져 와서 다시 아날로그로 변환합니다. 성공적으로 ADC와 DAC를 성공적으로 구현했는데 어떻게 첫 번째 키트에서 다른 키트로 14 비트 디지털 데이터를 보낼 수 있습니까? (I는
내가 https://reference.digilentinc.com/reference/programmable-logic/nexys-2/start에서 RS232 인터페이스 참조 구성 요소를 사용하고 하고있는 예제 코드 : 위의 코드에 기초 --------------------------------------------------------------------