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    UCF 파일 생성의 버그? EDK를 사용하여 Microbalze 만들기

    는 이더넷을 사용하여 스파르타 6 간단한 마이크로 블레이즈를 생성 한 후, 같은 디렉토리에 데이터 폴더에있는 UCF 파일을 생성하고, DDR3의 IPS 난 UCF 파일을 열 : 당신이 비트 스트림을 볼 수 있듯이 # Spartan-6 SP605 Evaluation Platform Net fpga_0_DIP_Switches_4Bit_GPIO_IO_pin<0
    vhdl pins spartan 2013-06-10

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    vhdl에서 하나의 입력에 두 개의 신호를 주문하고 싶습니다.

    하나의 입력 (틱)에 대해 두 개의 신호 (overflow1과 set1)가 필요합니다. counter2 : counter generic map (border => 5, width => 4) port map (RST => RST, tick => overflow1 [...] set1, -- overflow1 and set1 are these si
    vhdl xilinx spartan 2013-08-01

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    fpga를 사용하여 샘플을 가져 오는 방법은 무엇입니까?

    FPGA 스파르타 3에 외부로 전송되는 디지털 데이터의 샘플을 가져오고 싶습니다. 처음에 1000 샘플/초를 가져 가고 싶습니다. VHDL 코딩에서 클럭 주파수를 선택하는 방법? 감사합니다.
    vhdl fpga spartan 2013-08-08

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    스파르탄 6 FPGA에 VHDL 프로젝트를 삽입하는 방법

    스파르탄 6 FPGA에 배치 할 VHDL 프로젝트에서 작업하고 있습니다. 코드가 준비되었지만 FPGA로 가져 오는 방법을 잘 모르겠습니다. 다른 프로젝트에 액세스 할 수 있으며이 프로젝트에는 Microblaze 프로세서 (.xmp) 파일과 모든 "NET"인터페이스를 정의하는 ucf 파일이 있다는 것을 알게되었습니다. 결국 FPGA 및 애드온 보드 커넥터를
    vhdl fpga xilinx spartan 2013-03-21

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    프레임 시작 확인

    Atlys Spartan 6 보드에서 HDMI 송신기 및 수신기를 구현했습니다. 제대로 작동합니다. 나는 1080p @ 60Hz를 사용하고있다. 보드는 1 픽셀을 취하여 디코드 한 다음 다시 인코딩하여 모니터로 전송합니다. 이제 새 프레임의 시작을 식별해야합니다. 왜냐하면 나는 화면 중앙에 정사각형을 그려야하기 때문에 (FPGA 사용). 나는 HSYNC와
    fpga hdmi spartan 2013-11-25

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    vhdl에서 SPI 버스를 구현하려고 시도했습니다.

    SPI를 통해 LTC2426 DAC와의 통신을 시도 했으므로 missrebly에 실패했습니다. 지금 나는 도움을 구하고있다. 누군가 내 코드가 작동하지 않는 이유를 말해 줄 수 있습니까? CSDAC가 올바르게 작동하고 SCLK가 생성되고 32 비트가 전송되지만 여전히 타이밍을 망칠 수 있습니다. 누군가가 제가 코드를 수정하도록 도와 주신다면 매우 감사 할
    vhdl fpga spi dac spartan 2013-07-04

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    저주파 시계에서 높은 주파수

    내 스파르타 3a fpga 보드는 ram ddr2로 마이크로 블레이즈를 구현하는 동안 50mhz 클럭을 가지고 있으며, 62mhz의 주파수가 내 프로그램에서 편집되었습니다.이 질문에 대해서는 60mhz 클록 내부적으로 다른 클럭을 생성하는 데 사용되지만 50mhz 클럭은 62mhz 클럭을 어떻게 생성합니까?
    vhdl clock fpga spartan 2013-04-01

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    이더넷을 통해 fpga 스파르탄 3e에 UDP 패킷 보내기

    microblaze가 포함 된 fpga로 UDP 패킷을 보내려고합니다. 하지만 나는 IP 주소에 관한 문제가있다. 어디에서 FPGA의 IP 주소를 얻을 수 있습니까?
    udp ethernet fpga microblaze spartan 2013-04-02

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    GPIO 핀을 VHDL의 SRAM과 공유

    저는 Micronova (http://micro-nova.com/mercury)에서 Spartan 3A 개발 보드를 구입했으며 SRAM과 인터페이스 할 때 몇 가지 문제가 있습니다. 이 보드에는 사이 클릭 SRAM과 공유되는 30 개의 GPIO 핀과 이들 사이를 전환하는 2 개의 핀이 있습니다. 분명히, 동일한 핀에 두 개의 VHDL 모듈 (SRAM을 제어
    vhdl bus spartan 2013-09-01

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    자일링스 ISE Design Suite를 사용하여 스파르탄 6에서 단일 포트 ROM 생성하기

    스파르탄 6 보드에 단일 포트 롬을 설계하는 데 문제가 있습니다. 제공된 핵심 생성기를 사용하여 블록 메모리를 만들고 32 비트 너비와 256 깊이의 단일 포트 ROM을 0에서 255까지 계수하는 coe 파일과 함께 선택합니다. 구성 요소로 vhdl에 ROM을 드롭하고 XilinxCoreLib을 도서관. 그 도움이된다면 나는 현재 자일링스 ISE 13.1을
    vhdl fpga xilinx spartan 2013-04-13
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