fpga

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    Verilog : FPGA에서 1 비트 전체 가산기가 실행되지 않음

    Verilog 및 자일링스 ISE Webpack으로 아기 단계 수행, Mimas V2로 플래시 됨 Spartan 6 스위치를 누를 때 출력이 없음, 누락 된 부분을 볼 수 있습니까? ? 포트 할당을위한 보드 회로도 NET "b" PULLDOWN; NET "a" PULLDOWN; NET "ci" PULLDOWN; NET "sum" LOC = T18;
    verilog fpga spartan 2017-01-26

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    mem_test.bat 파일이 실행되지 않습니다

    자일링스 ISE 14.7 코어 생성기에서 설계도를 설계하는 중이고 도움이 필요한 약간의 문제가 발생했습니다. 메모리 편집기 응용 프로그램을 실행하고 .coe 파일을 생성하려면 mem_edit.bat 파일을 실행해야합니다. 파일을 실행할 때마다 명령 프롬프트를 실행하지 않고 화면에 깜박입니다. 메모리 테스트를 실행하려면 mem_edit.bat을 어떻게 실행해
    hardware fpga xilinx 2017-01-26

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    Tcl/Tk with VHDL 사용 방법

    VHDL과 Tcl/Tk를 처음 사용합니다. 직접 질문 : 저는 Modelsim에서 Tcl/Tk를 사용하는 방법을 알고 싶습니다. Tcl/Tk에서 아무 것도 모른다고 가정 해 보겠습니다.하지만 다음과 같은 VHDL 코드를 사용하면 전체 가산기를 시작할 수 있습니다. Tcl/Tk를 사용하여 무엇을 할 수 있으며 어떤 단계를 거쳐야합니까? 저는 Quartus P
    tcl vhdl fpga tk quartus 2017-02-04

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    압축 및 gzip 스트림 형식 - 자세한 내용

    deflate 또는 gzip 압축 해제 프로그램의 FPGA 구현에 대해 노력하고 있습니다. 먼저 코딩을 수행하기 전에 압축 된 데이터 스트림의 형식을 먼저 이해해야합니다. 나는 문서화를 읽을 수 있지만 난 항상 나무가 데이터 스트림, 즉 내부에 존재하는 방법을 알고 싶어요 , 나무의 허프만 코딩 및 읽기를 참조하십시오. in gzip {HEADERS, et
    gzip verilog fpga decompression deflate 2017-02-07

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    자일링스 ISE - 최대 주파수가 잘못 되었습니까?

    저는 ISE에서 간단한 Ripple Carry Adder를 설계했으며 FPGA 용으로 합성 한 후 "최대 조합 경로 지연"은 약 15ns라고합니다. 그런 다음 RCA 인스턴스가 포함 된 Robertson 곱셈기 (순차 회로)를 설계했습니다. 보고서에 따르면 "최대 조합 경로 지연"은 약 7.5ns이고 최대 주파수는 약 130MHz입니다. 내 질문은 :이 숫
    frequency fpga clock xilinx xilinx-ise 2017-02-08

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    Vivado 포트 매핑시 입력/출력 표준 위반

    Artix-7 Basys 3 FPGA 보드에서 구현할 VHDL 모듈을 작성 중입니다. 당신이 볼 수 있듯이 [DRC 23-20] Rule violation (NSTD-1) Unspecified I/O Standard - 1 out of 29 logical ports use I/O standard (IOSTANDARD) value 'DEFAULT', inst
    vhdl hardware fpga 2017-02-12

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    몽고메리 승수의 빈도

    저는 16 * 16 몽고메리 승수를 설계했습니다. 이 코드는 16 * 16 배수를 사용하여 세 배의 곱셈을 수행합니다. 곱셈은 ​​동일한 곱셈기를 사용하여 차례로 수행되고 각 곱셈의 결과는 레지스터에 저장됩니다. 단일 16 * 16 승산기는 약 1550 MHz의 주파수에서 수행되지만 3 회의 승수가 직렬로 수행 될 때 Montgomery 승수 (단일 16
    verilog fpga montgomery-multiplication 2017-02-16

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    VHDL - 아키텍처 헤더에서만 사용되는 함수가 FPGA 로직을 사용합니까?

    그래서 같은 일부 코드가있는 경우 : ... architecture behaviour of ExampleEntity is -- type definitions type Matrix is array(0 to 1,0 to 1) of signed(NumOfBitsForSignals_1 downto 0); -- function def
    compilation vhdl fpga xilinx 2017-02-16

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    프로세스 내부의 신호 할당과 실제 출력을 할당하는 것의 차이점

    내 자신의 연구를 통해 프로세스 내에서 신호를 할당하면 프로세스 후에 신호가 업데이트된다는 것을 이해합니다. 이제 우리가 출력에 값을 직접 할당하면 프로세스 후에 업데이트 될 것인가? 나는 두 가지 버전을 간단한 예로서 첨부하여 의미를 설명합니다. 버전 1 : library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity t
    design process vhdl fpga digital 2017-02-20

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    VHDL/Quartus Prime Lite 코드 최적화가 적용된 MAX 10 ADC

    우선 내가 VHDL의 complette 초보자라는 점을 감안할 때 사전에 사과하고 싶다면 정말 바보 같은 질문입니다. 임 : ADC soft IP를 작동 시키려고합니다. 나는 FIFO 만 사용하기 때문에 FIFO가 없어도된다. 따라서 qsys 파일로 IP 코어를 생성하고이를 프로젝트에 포함 시켰습니다. 나는 또한 프리스케일러로 채널 8을 활성화했다. 채널
    vhdl fpga adc quartus 2017-02-20
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