alu

    1열

    2답변

    VHDL shift_left 작업에 오류가 발생했습니다.

    잠시 동안이 기능을 검색 했으므로 온라인에 게시 된 솔루션을 복제 할 수 없기 때문에 멋진 사람들이 나를 도울 수 있기를 바랍니다. ALU를 만들고 있습니다. 나는 2 개의 32 비트 입력과 1 개의 32 비트 출력을 5 비트 shamt와 4 비트 제어 신호와 함께 가지고있다. 내 코드는 다음과 같이 오류 위치가 주석 처리되어 있습니다. library ie
    vhdl bit-shift alu 2017-03-29

    0열

    1답변

    Mux를 사용하지 않는 Nand2tetris ALU 구현

    mux를 사용하지 않고 Hack ALU를 구현하려고하지만 hdl을 시뮬레이터에 업로드 할 수 없습니다. 어떤 도움을 주시면 감사하겠습니다. 과제의 쌍방이 동일한 폭을 가질 수 없기 때문에 [0..15] = B 등 감사 CHIP ALU { IN x[16], y[16], // 16-bit inputs zx, // zero th
    alu nand2tetris 2016-09-12

    1열

    1답변

    ALU 설계 오류

    VHDL로 8 비트 ALU를 설계하고 싶지만이 오류가 발생합니다. 입력 내용이 bit_vectors로 선언된다는 사실과 관련이 있다고 생각합니다. 그게 사실이야? ** Error: C:/Programs/Modeltech_pe_edu_10.4a/examples/alu.vhdl(19): No feasible entries for infix operator "+
    vhdl bit modelsim alu 2016-11-09

    0열

    1답변

    vhdl에서 산술 논리 단위 만들기

    pic16f684 용 VHDL로 산술 논리 단위를 만들어야합니다. ALU에 대한 지침은 pic16f684의 데이터 시트에서 찾을 수 있습니다. 내가 만들 필요가 지시하는 것은 다음과 같다 : These are the instructions 이 지금까지 내 코드입니다,하지만 난 꽤 논리 인, 수, 오류가 std_logic_vector는 문자를 가질 수 있음
    vhdl quartus alu 2017-01-04

    0열

    2답변

    캐리/빌려 VHDL ALU

    나는 VHDL로 일반 N 비트 ALU를 만들고있다. 더하기 위해 캐리 값을 지정하는 데 문제가 있거나 뺄셈에 차용 중입니다. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.ALL; entity alu is generic(n: integer :=1); --Default to
    vhdl add alu 2017-10-29

    2열

    1답변

    Logisim ALU 레드 라인 - 원인을 이해하지 못하고 해결하는 방법

    MIPS의 특정 명령어 하위 집합에 대해 자체적으로 CPU를 만들어야하는 프로젝트에서 작업 중입니다. 이 프로젝트까지 단일주기 데이터 경로를 이해했다고 생각합니다. 내 혼란을 용서하십시오. 내 문제는 내 ALU와 관련이 있습니다. ALU Opcode은 4 비트 숫자이고 SubOp은 단일 비트 값입니다. 내 ALU를 테스트하려고하면 출력에 대한 모든 라인이
    assembly alu 2017-04-19

    1열

    1답변

    캐리가있는 디지털 비교기 - 테이블을 올바르게 채우는 방법?

    4 bit 이진수 (A_3, A_2, A_1, A_0 및 B_3, B_2, B_1, B_0)를 비교하는 비교기가 있습니다. 결과는 출력 신호 C_i이고 인 경우 값은 1입니다. 산술 회로는 4 동일한 1 bit arithmetic-modules를 연결하여 구성되어 있다고 가정합니다. 이 1 bit 모듈의 각각은 A_i, B_i, C_i-1이고 출력은 C_i
    assembly logic cpu processor alu 2016-10-02

    0열

    1답변

    readmemh는

    module tb_alu32(); reg clk, reset; reg [31:0] tb_a, tb_b, tb_yexpected; reg [2:0] tb_op; wire [31:0] tb_result; reg[31:0] vectornum, errors; reg[99:0] testvectors[10000:0]; ... always begin
    verilog alu 2017-09-18

    0열

    2답변

    ALL 용 Verilog HDL behavioral coding 호출 모듈

    이것은 Verilog HDL에서 처음 프로그래밍 한 것이며 코드에 무엇이 문제가 있는지 파악하는 데 어려움이 있습니다. 행동 코드에서 간단한 ALU를 디자인해야합니다. 지금까지는 감산기와 덧셈기 모듈을 만들었습니다. (모듈을 더 추가해야하지만 다른 모듈을 추가하기 전에 ALU 모듈에서이 모듈을 사용하고 싶습니다.) 나는 같은 프로젝트 (?이 행동입니다 확신
    overflow verilog hdl alu 2016-10-06

    1열

    1답변

    내 ALU Verilog에서 어려움

    그래서 나는 그것을 배우는 동안 Verilog에서 ALU를 설계하고 있습니다. 다음 코드를 내놓았다 : 테스트 벤치 : 나는 점점 오전 출력에 따라서 module ALUtb; reg clock = 1'b0; reg [0:7] val1; reg [0:7] val2; initial begin val1 = 8'b01010100; val2 = 8'
    verilog fpga alu 2016-11-29
최근 질문