alu

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    언제 VHDL을 무너 뜨릴까요?

    나는 글자를 쓰는 데 다소 능숙하지만 대답이 필요한 비교적 기본적인 질문이있다. 언제 깨트릴 지. VHDL? 기본 예제 : VHDL에 8 비트 ALU을 디자인한다고 가정하면, VHDL 구현을위한 몇 가지 옵션이 있습니다. 전체 ALU를 하나의 엔티티로 간단하게 설계하십시오. 엔터티에 필요한 모든 I/O (IEEE_STD_ARITHMETIC 라이브러리로 인해
    vhdl alu 2013-12-21

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    VHDL ALU 코드가 비정상적으로 작동합니다.

    VHDL ALU 코드에 문제가 있습니다. 4 비트 피연산자로 4 가지 연산으로 간단한 ALU를 만들어야합니다. 나는 이러한 작업을 올바르게 구현했으며 제대로 작동합니다. 실행을 위해 나는 E2LP 보드를 사용한다. 작업을 선택하기 위해 각 작업마다 하나씩 4 개의 JOY 단추를 선택했습니다. 문제는 버튼을 눌러 작동을 실행하고 우울하게하면 다른 작동을 선택
    vhdl alu 2015-02-01

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    2의 보수 및 곱셈에서 왼쪽으로 쉬프트

    저는 간단한 (가상) ALU와 다른 칩 (가산기, 곱셈기 등)을 구현하고 있습니다. 내 숫자에 2의 보수 표현을 사용하고 있습니다. 설정 : X와 Y의 곱셈을 위해 는 두 개의 16 비트 값은, I는 I (이것은 실제 루프없이 수행 물론이다)이 라인을 따라 좌측 시프트를 사용이라고 생각 요약 [0..15] = 0 집합 X '= X 용 I = 0 ... (1
    boolean-logic alu chip 2014-02-21

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    ALU에서 1 비트 slt 연산을 어떻게 구현합니까? (MIPS)

    이것은 숙제 임으로 답을 구하지는 않지만 지침이됩니다. "ALU에서 1 비트 slt 연산을 어떻게 구현합니까? AND, OR 및 NOT 만 사용하여 솔루션을 설명하십시오. 논리 게이트를 다이어그램 할 필요가 없으며 예상 가능한 모든 입력과 함께 프로세스를 명확하게 설명해야합니다. 출력 및 SLT를 나타내는 논리 표현을 포함 할 수 있습니다. " 지금까지 .
    assembly logic mips alu 2014-02-25

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    Verilog이 내 기능을 보지 못했습니다.

    module fa(a,b,cin,cout,sum); input a; input b; wire bxor; input cin; output cout; output sum; assign bxor = b^cin; assign sum = ((a^bxor)^(cin));
    module compiler-errors verilog alu 2013-11-26

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    메모리 계층 구조 - 왜 레지스터가 비쌉니까?

    내가 이해할 수 : 빠른 액세스 시간>더 비싼 느린 액세스 시간>이하 비싼 나는 또한 레지스터 계층 구조의 맨 위에있는 것을 이해 , 가장 빠른 액세스 시간을가집니다. 조사하는데 어려움을 겪고있는 것은 입니다. 왜이 그렇게 비쌉니까? 필자가 아는 한 레지스터는 말 그대로 ALU에 직접 내장 된 회로입니다. 문자 그대로 CPU (ALU 특히)에 내장되어 있다
    memory cpu hierarchy cpu-registers alu 2014-09-26

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    각 부동 소수점 연산이 같은 시간이 걸립니까?

    필자는 정수의 덧셈이나 뺄셈은 피연산자의 크기에 관계없이 항상 같은 시간을 사용한다고 믿습니다. ALU 출력이 안정화되는 데 필요한 시간은 입력 피연산자에 따라 다를 수 있지만 ALU 출력을 이용하는 CPU 구성 요소는 모든 정수 연산이 동일한 주기로 처리되도록 충분히 오랜 시간 동안 대기합니다. (ADD, SUB, MUL 및 DIV에 필요한 사이클은 다르
    performance floating-point cpu-architecture micro-optimization alu 2016-08-23

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    VHDL에서 4 비트 ALU를 만들기 위해 1 비트 ALU를 사용하여 처리하는 방법

    1 비트 ALU를 만든 다음이를 사용하여 4 비트 ALU를 만들어야합니다. 그러나 수행을 처리 할 때 많은 문제가 있습니다. 4 비트 ALU는 2 개의 선택 라인 만 가질 수 있고 캐리를 사용하면 8 개의 다른 경우를 생성하기 위해 캐리를 사용합니다. 4 비트 ALU는 단지 2 개의 선택 라인을 가질 수 있고, 들어갈 수 있습니다. 제 문제는 다른 ALU에
    vhdl alu 2014-01-26

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    두 모듈을 어떻게 연결합니까?

    나는 8 개의 함수 인 ralu 내에서 alu를 만들 필요가 있지만 "ralu"에 대한 동작 모델을 시뮬레이트하려고하면 X (출력)와 Z (입력)가 모두 생깁니다. 내가 도대체 ​​뭘 잘못하고있는 겁니까? module alu( input [3:0] op1, input [3:0] op2, input [2:0] func,
    verilog xilinx alu 2014-05-12

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    연산이 carry에 의존하는 1 비트 ALU

    4 비트와 4 비트 ALU를 만들기 위해 재사용되는 할당을 위해 1 비트 ALU를 설계해야합니다. 1 비트 ALU는 2 개 선택 라인 및 입력 A, B와의 캐리가 있습니다. 내 문제는 선택 라인 및 플래그 캐리가 선택하는 어떤 동작을 선택하는 것입니다. 난 그냥 선택 라인을 사용하는 방법과 작업을 선택하는 동시에 깃발을 들고 실마리가 없습니다. 예를 들어,
    vhdl alu 2015-01-25
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