cpu-architecture

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캐시 미스가 발생하면 데이터가 직접 등록으로 이동되거나 캐시로 이동 한 다음 등록하려면?

캐시 미스가 발생하면 데이터가 메인 메모리에서 직접 등록되도록 이동되거나 데이터가 먼저 캐시로 이동 한 다음 등록하려면? 레지스터를 메인 메모리와 직접 연결하는 방법이 있습니까?

cpu cpu-architecture cpu-registers cpu-cache 2017-12-18

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스왑 공간 또는 페이지 파일의 페이지

OS는 실제로 프로세스의 주소 공간을 페이지로 언제 분할합니까? 프로그램을 작성하여 저장한다고 가정합니다. OS가 실행되지 않고 하드 디스크에 유휴 상태로 있어도 프로그램의 주소 공간을 페이지로 나눌 수 있습니까? 크기가 구성 될 수있는 하드 디스크에있는 스왑 공간 또는 페이지 파일이라는 부분이 있으며 실제 메모리에서 하드 디스크로 스왑 된 사용되지 않는

x86 operating-system paging cpu-architecture virtual-memory 2017-12-29

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컴퓨터가 ASCII 문자열을 부호있는 또는 부호없는 숫자로 바꾸는 방법은 무엇입니까? 예를 들어

내가 입력 한 경우 : 커널에서 하드웨어 1010 가 있을까 기반 또는 어딘가에 : -6 어떤 메커니즘을 통해 그게으로 켜져 있습니까?

binary ascii cpu-architecture unsigned signed 2017-11-21

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프로세서의 비트 (32 또는 64 비트)가 하드웨어 또는 소프트웨어 컨텍스트입니까?

저는이 비트 현상에 대한 올바른 관점을 갖고 싶다고 생각합니다. Visual Studio에서 C# 소프트웨어를 개발하고 타사 라이브러리를 사용해야하는 경우이 지침에는 64 비트 프로세서 용 라이브러리 버전 (예 : sqlite dlls)을 사용하기위한 메모가 포함되는 경우가 있습니다. 이 점과 다른 점들은 프로세서의 비트 크기 (예 : 64 또는 32 비트

architecture cpu cpu-architecture 2017-11-23

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캐시 메모리의 용량 또는 연결성을 늘리거나 줄임으로써 캐시 메모리의 콜드 유휴 속도가 영향을받지 않는 이유는 무엇입니까?

캐시 메모리에 대한 강제/콜드 미스에 대해 의심의 여지가 있습니다. 의무적 인 실수에 대한 지식은 입니다. 이는 캐시 크기에 관계없이 블록에 대한 최초의 액세스입니다. 콜드 미스는 블록 크기를 늘리거나 줄임으로써 영향을받습니다. 여기에 맞는 것으로 보이는 내 이해가 있습니다. By increasing the block size, the number of b

caching cpu-architecture 2017-11-27

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캐시 일관성 - MESI 프로토콜

l2에서 이미 유효하지 않은 행에 유효하지 않은 명령을 보낼 수있는 MESI 프로토콜 (l1 및 l2 포함)을 사용하는 캐시에 사례가있을 수 있습니까?

cpu-architecture second-level-cache mesi 2017-12-06

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다이렉트 매핑 캐시 비트

매핑 된 캐싱을 직접 수행하기 위해 일부를 이해하는 데 어려움이 있습니다. 나는 2KB 다이렉트 - 맵 캐시를 가진 64KB 메모리를 가진 바이트 어드레싱 메모리 시스템을 가지고있다. 캐시 블록은 32 바이트입니다. 제가 잘못하면 2048B/32B = 64 캐시 블록이 있습니다. 각 캐시 항목 (태그, "더티"비트 등)에 필요한 총 비트 수를 알아야합니다.

caching assembly memory cpu-architecture 2017-12-10

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CPU의 어드레스 가능 메모리

컴퓨터 아키텍쳐 서적에서 펜티엄 IV는 64 비트 버스 너비와 64GB의 주소 지정 메모리를 가지고 있다는 것을 연구했습니다. 운영 체제가 지원하는 경우 Pentium IV를 실행하는 컴퓨터가 64GB RAM을 지원할 수 있습니까?

cpu-architecture 2017-12-25

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하이퍼 스레드 프로세서 코어가 정확히 동시에 두 개의 스레드를 실행할 수 있습니까?

하이퍼 스레딩을 이해하는 데 어려움을 겪고 있습니다. 논리 코어가 실제로 존재하지 않는다면, 하이퍼 스레딩을 사용하는 요점은 무엇입니까? 실제 존재하는 각 프로세서 코어의 경우 운영 체제는 두 개의 가상 (논리적) 코어 주소를 지정하고 가능한 경우 이들 사이에서 작업 부하를 공유합니다. 두 개의 논리 코어는 하이퍼 스레딩이 얼마나 다른가 실행이 말했다되고

multithreading multiprocessing cpu-architecture hyperthreading 2017-11-23

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기계 수준 아키텍처, 다른 사람을 사용하여 명령을 구현하십시오.

사람들이 비슷한 위치에 대해 glassdoor에 게시 한 인터뷰 질문을 수행하기 위해 인터뷰 준비를하고 있습니다. 나는 갇혀 있고 조금 혼란스러워. 레지스터가 1 개인 메모리 슬롯이 2 개인 프로세서. 그것은 두 가지 지침 SUB와 STO가 있습니다. 1 메모리, SUB의 A, 메모리 2 STO의 MEMORY1하는 STO의 메모리 2하는 I를 서브 A :,

memory cpu-architecture cpu-registers instructions 2017-11-29

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