altera

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클럭 구성 - VHDL 코딩 Altera DE1 오디오 코덱 칩

저는 Altera DE1 보드에 WM8731 오디오 코덱 칩을 코딩해야하는 프로젝트를 진행하고 있습니다. 이 프로젝트는 매우 기본입니다. 입력 오디오 신호를 처리 할 필요가 없습니다. 입력 신호는 출력으로 직접 전달되어야합니다. 주요 작업은 I2C 프로토콜을 통해 코덱 칩을 설정하는 것입니다. 나는 VHDL을 처음 사용하고 있으며 개념을 이해하는 데 몇 가

vhdl fpga altera 2017-04-27

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Quartus fitter가 많은 RAM을 필요로합니다.

최근 FPGA에서 quartus_fit으로 컴파일이 진행될 때 알테라 OpenCl 프로젝트를 진행하고 있습니다. 내 PC에서 RAM의 80 %를 차지합니다 (32GB). 그리고 피팅은 약 10 시간 후에 부서집니다. 피팅이이 금액의 리소스를 사용해야합니까? 나는 그것을 해결하는 방법을 모른다. 합성이 성공적이라면 quartus fitter는 끝내기를 보장

opencl fpga altera quartus 2017-11-16

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5 초 VHDL 타이머

저는 50MHz 클럭을 FPGA에서 사용하고 5 초 타이머를 만들려고합니다. cnt_t에 도달하면 5 x 50MHz (x "0EE6B280"-> 250,000,000)가됩니다. 그런 다음 time_tick_32를 1로 설정하고 cnt_t를 < = x "00000000";으로 만듭니다. 아래의 코드는 1 signal cnt_t : STD_LOGIC_VECTO

timer vhdl counter altera 2017-05-01

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FPGA 모터 컨트롤

NIOS II 소프트 프로세서가있는 FPGA 기반의 모터 컨트롤을 구현하려고합니다. TUV 및 IEC 61508 인증서 요구 사항을 충족하는 시스템이 필요합니다. 이중화 시스템을 사용하는 하나의 솔루션을 읽었지 만 어떻게 할 수 있는지 이해할 수 없었습니다. 및 리던던시 시스템은 물리적 하드웨어를 FPGA 추가 기능으로 추가해야합니까? 아니면 NIOS II

fpga altera redundancy nios 2017-05-14

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왜 PCI Express는 파이프 라인 전송 모드에서 높은 지연 시간을 겪었습니까?

PCI Express (PCIE)를 통해 컴퓨터에 연결된 Arria V GX FPGA 스타터 키트를 사용했습니다. 키트에서는 파이프 라인 전송을 사용하여 직접 메모리 액세스 (DMA) 읽기/쓰기를 구현했습니다. DMA는 PC 메모리에서 데이터를 읽은 다음 PCIE를 통해 PC 메모리의 다른 영역에 기록합니다. 사용 된 IP는 구성이 Gen1 x8, 32 비

fpga altera pci-e 2017-05-14

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알테라의 메가 코어 라이브러리에 의해 생성 된 fft 라이브러리를 사용하는 방법을 모르겠다.

Quartus II에서 합성 가능한 VHDL 코드를 작성해야하는지 알고 싶다면 라이브러리를 사용하십시오. 라이브러리는 이미 Megacore Wizard에 의해 생성되었습니다. 저는 FPGA와 VHDL에 대한 완전한 초보자입니다. 사과한다면 분명합니다.

vhdl fft fpga altera quartus 2017-03-29

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while (* (MPcore_private_timer_ptr + 3) == 0)에서 "+ 3"은 무엇을 의미합니까?

현재 ARM 코어 텍스 -A9 사용자 가이드가있는 DE0-Nano-SoC 컴퓨터 시스템 을 읽고 있습니다. 코드에 AC 코드가있어서 "* (MPcore_private_timer_ptr + 3)"의 "+ 3"이 무슨 뜻인지 이해하지 못합니다. ? while (1) { *HPS_GPIO1_ptr = HPS_LEDG; // turn on/off LEDG w

arm fpga altera soc 2017-04-01

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buildroot 및 Nios2 FPGA로 initramfs 소스 파일을 선택하는 방법

알테라 DE2-115 FPGA 용 최신 버전 Linux from Altera을 만들었습니다. 파일 시스템으로 인해 부팅되지 않습니다. 내가 뭘해야하는지 알지? 나는 그것이 make menuconfig의 약간의 옵션이다라고 생각한다. 그러나 나는 무엇을해야하는지에 관해 모른다. Linux version 4.9.0-00104-g84d4f8a-dirty ([em

linux fpga boot altera nios 2017-04-05

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HPS FPGA Avalon 메모리 매핑 된 인터페이스의 세 번째 경우에 쓰기 오류

avalon 메모리 맵핑 된 인터페이스를 통해 count_x 32 비트의 데이터를 HPS에 가져와야합니다. 1 차 및 2 차 케이스가 잘 작동했습니다. HPS에 데이터가 있습니다. 하지만 3 번째 경우 WHEN '2'=> avs_s0_readdata < = count_x (31 downto 0);으로 '2'이 (가) 선언되지 않았습니다. 무슨 뜻입니까? V

arm vhdl fpga altera soc 2017-04-13

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편집 - 동작이 지원되는 레지스터 모델과 일치하지 않으므로 등록을 유추 할 수 없습니다. VHDL

이것은 내가 물었던 별도의 질문에서 벗어났습니다. 나는 내가하고 싶은 일과 좋아하지 않는 것에 대해 더 깊이 설명 할 것이다. 이것은 학교 프로젝트이므로 표준을 따를 필요가 없습니다. 나는 SIMON 게임을 만들려고합니다. 바로 지금, 내가하려고하는 것은 레벨을위한 스위치 케이스를 사용하고 각 레벨은 더 빠름 (따라서 다른 주파수 디바이더)으로되어있다. 첫

vhdl fpga altera 2017-04-16

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