fpga

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    VHDL 엔티티 구문

    VHDL의 엔티티 구문에 대해 혼동스러워합니다. 다음은 엔티티가 선언되어야하는 방법 EBN form의 규칙입니다 : 출처 : Peter J. Ashenden, "The Designers Guide to VHDL", 3rd ed., Morgan Kaufmann, 2008. 내가 대한 혼란 스러워요하는 선언의 끝입니다. 이에 따르면 엔티티 또는 식별자을 끝에
    syntax vhdl fpga ebnf 2017-11-01

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    ISim은 모든 플립 플롭 출력에 대해 U를 보여줍니다.

    ISIM으로 VHDL 코드를 시뮬레이트하려고하면 모든 출력에 대해 U 만 표시됩니다. 그냥 3 개의 계단식 D 형 플립 플롭으로 구성되었습니다. 여기 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity az_4_2 is Port (clk: in std_logic; X : in STD_LOGIC
    vhdl fpga 2017-11-04

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    VHDL의 단순 발진기

    방금 ​​VHDL로 시작했는데 정확히 어떻게 프로세스가 작동하는지 이해하는 데 문제가 있습니다. 다음은 간단한 발진기의 예이다 timer_1Hz: process(clk) is variable timer : integer := 0; constant period : integer := 50E6; begin --if rising_edge(c
    process vhdl fpga clock 2017-11-04

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    Jupyter의 웹캠에 액세스 Xilinx Pynq FPGA

    안녕 얘들 아 내 Pynq FPGA에 연결된 USB 웹캠의 라이브 비디오 프레임을 가져오고 싶다. 목표는 각 프레임에서 모션 감지를 만드는 것이지만 라이브 비디오를 얻으려고 애 쓰고 있습니다. 이 link 첫 번째 예제를 시도했지만 정말 나쁜 프레임 속도를 얻을. 다음 줄을 추가하여 더 나은 속도를 얻으려고했습니다. vc.set(cv2.CAP_PROP_FP
    python opencv video-streaming webcam fpga 2017-11-09

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    주요한 예상치 못한 결과로 FPGA를 프로그래밍 할 때의 문제

    컨텍스트 : 저는 컴퓨터 공학 전공으로 컴퓨터 엔지니어가 남긴 틈새를 메꾸고 있습니다. 나는 학교에 있는데, 이것은 내 수석 프로젝트의 일부입니다. 내 그룹에서 만든 전자 보드 게임에 사용할 FPGA를 프로그래밍하려고합니다. FPGA는 모든 로직을 제어하는 ​​Raspberry Pi에 대한 IO 익스텐더입니다. 아래의 Verilog 코드는 Altera Ma
    verilog fpga 2017-11-09

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    JPEG 이미지를 AXI4 스트림으로 보내고 다시 읽으십니까?

    저는 Zedboard Zynq 평가 보드에서 FPGA를 사용하여 이미지 프로세싱 프로젝트를 진행하고 있습니다. HLS를 사용하여 이미지 처리 블록을 작성하고 너비가 8 인 AXI4 스트림으로 IP를 입력 및 출력으로 생성했습니다. 내 PC에서 JPEG 이미지를 읽고 AXI4 스트림으로이 IP 블록으로 보내려면 어떻게해야합니까? , 출력하여 내 PC 화면에
    image-processing fpga vivado vivado-hls axi4-stream 2017-11-10

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    Quartus fitter가 많은 RAM을 필요로합니다.

    최근 FPGA에서 quartus_fit으로 컴파일이 진행될 때 알테라 OpenCl 프로젝트를 진행하고 있습니다. 내 PC에서 RAM의 80 %를 차지합니다 (32GB). 그리고 피팅은 약 10 시간 후에 부서집니다. 피팅이이 금액의 리소스를 사용해야합니까? 나는 그것을 해결하는 방법을 모른다. 합성이 성공적이라면 quartus fitter는 끝내기를 보장
    opencl fpga altera quartus 2017-11-16

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    래치 트림 경고를받지 않고 같은 번호의 레지스터를 양수에서 음수로 전환 할 수 있습니까?

    나는 Pong 게임을 위해 change_x와 change_y라는 두 개의 레지스터를 가지고 있는데, 양수와 음수 사이를 전환합니다. (코드에서 TWO라고 쓰지만 디버깅 중에는 1로 변경했습니다). 이 레지스터는 10 비트이므로 10'b0000_0000_01과 10'b1111_1111_11 사이를 전환합니다. 내가 경고 얻을 합성 할 때 : Xst:1710
    verilog fpga hdl 2017-11-16

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    오디오 카드를 Zedboard의 SD 카드 메모리에 저장하십시오.

    Zedboard의 PS쪽에 명명 된 파이프를 연결할 수 있습니까? 그 다음 오디오 출력 포트로 되돌아 가서 내 PS 측면의 노래를 재생하고 PL 측면의 오디오 출력 포트를 수신하는 PL 측면의 FIFO (DMA, AXI, I2S 등 사용)로 연결됩니까? 그렇다면 PS 사이드에서 어떤 단계를 따라야합니까? 사용자 공간을 커널 공간에 매핑 할 때 추측하고 있습
    linux-kernel fpga mmap fifo dma 2017-11-22

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    VHDL은 : 부와 진수 표현

    내가 16 비트 워드를 반환 내가 표현을 사용할 필요가 실제 값으로 변환됩니다 사용하고 센서는, 표현은 ((175.72*16b_word)/65536)-46.85. 나는 수있다 16 개 위치를 오른쪽 시프 팅으로 나누시겠습니까? 나는 지금 몇 시간 동안 수색했다. 그리고 나는 아직도 십진법 표현으로 할 방법이 없다! 누구든지 그것을 해결하는 방법의 예가 있습
    vhdl fpga 2017-11-25
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