hdl

    -1열

    1답변

    왜 최종 프로세스 및 최종 아키텍처에 오류가 있습니까?

    나는 2 개의 오류가 있습니다. 오류는 최종 프로세스 및 최종 아키텍처에 있습니다. 다른 끝을 추가하려고했지만 도움이되지 않습니다. Line 40: ERROR, syntax error near 'process'. Line 46: ERROR, syntax error near 'ARCHITECTURE'. 여기 분석에서 설계 사양을 방지하는 몇 가지 오류가
    vhdl fpga hdl 2015-01-07

    -3열

    1답변

    Verilog : 다른 파일의 값을 초기화 하시겠습니까?

    파일에서 값을 가져와 모터 속도, 움직임 등을 계산할 때 사용할 수 있도록해야합니다. 다른 파일에서 값을 초기화하는 방법을 모르겠습니다. 아무도 말해 줄 수 있니? 우리는 HDL로 프로젝트를 작성해야합니다. 이미이 시도하고 그것이 작동하지 않았다 : 입력 데이터의 SQRT.CLK(CLK), .RESET(RESET), .NEXT(next_value),
    initialization verilog hdl trygetvalue 2015-01-13

    -1열

    2답변

    reg 선언에 구문 분석 오류가 발생했습니다.

    이 코드의 15 행에서 구문 분석 오류가 발생합니다. 12: module DoShellSort( 13: input [10*20-1:0] toSort, 14: output [10*20-1:0] sorted 15: reg arrBitSize 16:); 다음은 입력 및 reg 변수를 초기화하는 테스트 벤치 부분입니다. module ShellSort_tb
    compiler-errors verilog hdl icarus 2014-12-08

    1열

    1답변

    VHDL - IF 대체

    나는 if의 대안을 쓰고 싶다. 다음 if 문이있다. if val1(1)&val1(0) < val2(1)&val2(0) then r:="10"; else if val1(1)&val1(0) = val2(1)&val2(0) then r:="00"; else r:="01";
    if-statement syntax vhdl hdl 2014-12-10

    0열

    1답변

    Icarus Verilog : 멀티 비트 배열 구문 분석 오류

    Icarus Verilog에서 적절한 멀티 비트 배열 선언은 무엇입니까? 이 코드에서 구문 분석 오류가 발생합니다. input [19:0] array [0:9];, 시도했을 때 input [20*10-1] array;을 시도했지만 구문 분석 오류가 발생했지만 입력/출력에 오류가 있습니다.
    verilog hdl icarus 2014-12-11

    0열

    1답변

    어떻게 더 하나의 논리 게이트를 쓸 수 있을까요?

    간단한 논리 게이트를 사용하여 코드를 작성해야합니다. 하나의 출력을 다음 게이트 입력으로 지정하는 방법은 무엇입니까? 여기 내가 시도 것입니다 : module logical_gates(a,b,c,d,e,f,x,x1,x2,x3,x4); input a,b,c,d,e,f; output x,x1,x2,x3; wire a,b,c,d,e,
    verilog hdl 2014-12-12

    0열

    1답변

    Verilog에서 비동기 이진 디바이더 디자인하기

    내가해야할 일은 시계를 사용하지 않고 장 구간을 사용하는 분배기를 만드는 것입니다. 내 현재 코드는 올바르게 알고리즘을 구현하는 것처럼 보이지만 ... 문제가 있습니다. 내 출력이 초기화되지 않았습니다. 그들의 값은 항상 X입니다. 와이어를 초기화하는 방법을 잘 모르겠습니다. (필자는 그렇게하지 않았다고 생각 했습니까?) 출력에 reg를 사용하려했지만 fo
    verilog hdl 2014-12-15

    2열

    3답변

    Verilog에서 C struct와 같은 것을 정의 할 수있는 방법이 있습니까?

    Verilog (중요한 것은 SystemVerilog가 아님)로 작성된 프로젝트가 있습니다.이 프로젝트는 설계의 서로 다른 부분간에 전달되는 신호의 수 때문에 관리하기가 힘들었습니다. . 동일한 신호가 필요한 모듈이 여러 개 있기 때문에 더 적은 수의 명명 된 객체로 모듈을 통합하려고합니다. 질문은 그것을하는 방법입니다. module mymodule(sig
    struct verilog hdl 2014-12-16

    0열

    1답변

    Verilog : 신호가 100 tick 동안 활성화되어 있는지 확인하십시오.

    하나의 입력과 하나의 출력을 가지고 있습니다. 입력이 100 틱 (100 사이클)이면 출력을 1로 설정하려고합니다. module check_100( input wire clock, input wire reset, input wire in_a, output reg out_a); reg[10:0] counter; alw
    verilog hdl 2014-12-17

    -2열

    2답변

    Verilog에서 매개 변수의 값을 변경하는 방법

    4 연산을 수행하는 ALU를 op 코드의 값에 따라 설계했으며, 프로젝트 사양에 따라야하는 하위 모듈의 조건부 호출에 generate를 사용했습니다.하지만 한 작업에서 다른 작업으로 이동하기 위해 매개 변수의 값을 어떻게 변경합니까 ?? 여기 코드 : 모듈을 인스턴스화 할 때 module ALU (A4, B4,cin4); input [7:0] A4, B4
    verilog hdl 2014-12-20
최근 질문