hdl

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    Distributable fpga design

    저는 프로그래밍에 익숙하지 않습니다. 어떻게 FPGA 디자인을 배포 할 수 있는지 궁금합니다. 다음은 내가 생각하고있는 시나리오입니다. 나는 각각의 FPGA 기반 주변 장치로 배치 된 컴퓨터 네트워크를 가지고있다. 주변 기기의 FPGA 디자인을 주기적으로 업데이트하고 싶습니다. 소프트웨어 라이센스에 돈을 들이지 않고 어떻게 이것을 수행 할 수 있습니까? 예
    fpga software-distribution hdl xilinx-ise 2014-11-27

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    vhdl이 그것을 수행하는 것보다 더 많은 로직 요소를 필요로합니다

    다음 멀티플렉서는 기본적인 로직 요소 만 사용하여 작성했습니다. entity Multiplex4 is port( data: in std_logic_vector(3 downto 0); result: out std_logic_vector(9 downto 0) ); end Multiplex4; architecture
    vhdl hdl 2014-11-27

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    항상 대 영원히의 Verilog HDL의

    (하지always @ 블록)과의 Verilog HDL의 forever 검색어 always 키워드의 차이점은 무엇입니까? 여기 always #1 a=!a; forever #1 a=!a; 내 발견하지만 나는 여전히 매우 둘 사이의 라인을 그릴 수 없습니다 : Wikipedia에서 : 항상 키워드는 "C"와 유사한 역할을 while (1) {..}은 영원히
    verilog hdl icarus 2014-11-28

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    디지털 회로 구성표를 vhdl 링 카운터 멀티플렉서

    나는 vhdl에서 구현하려는이 회로가 있습니다. 클럭 입력이 있고 어떤 클럭 이벤트가 1 핀 출력을 순차적으로 변경합니다. 0001 -> 0010 -> 0100 -> 1000 ... 나는 그것을 할 수있는 올바른 방법이 무엇인지 궁금. 나는 여러 개의 if와 elsif와 정수 카운터 신호로 할 수있다. 죄송합니다 멍청한 질문에 대한, 거기 회로 의이 종류에
    vhdl hdl 2014-11-28

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    Verilog HDL의 클록주기 항상 차단

    이것은 Cavanagh의 Verilog HDL : 디지털 설계 및 모델링에서 가져온 것입니다. //clock generation using initial and always statements module clk_gen2 (clk); output clk; reg clk; //initialize clock to 0 initial clk
    verilog hdl 2014-12-04

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    오류 (10170) : "else"텍스트 근처에 jmd_alub_v.v (31)에 Verilog HDL 구문 오류가 있습니다.

    오류 (10170) : "else"텍스트 근처에 jmd_alub_v.v (31)에 Verilog HDL 구문 오류가 있습니다. 이 오류를 기대하는 것은 여러 번 사람은 당신이 begin로 브라켓 필요 elseif에서 여러 문을 넣어 가거나하는 경우 문제가 module jmd_alub_v(A, B, FS, F, Cout); input [3:0] F
    verilog hdl 2014-10-23

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    $ readmemb 또는 $ readmemh와 함께 연결, 반복 또는`define을 사용할 수 있습니까?

    단일 사이클 MIPS 프로세서를 구현하고 $readmemb 또는 $readmemh을 사용하여 메모리를 초기화하고 있습니다. 그렇다면 32 비트 명령어로 레지스터 파일을 초기화하고 싶지만 직접 작성하지 않아도된다. $readmemh에 아래의 구성표를 입력하고 그 값으로 메모리를 초기화 할 수 있습니까? 이 $readmemh과 $readmemb의 제한 사항은
    verilog hdl 2014-10-31

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    별칭 선언시 오류 10500

    문제가있는 코드는 컨트롤 단어를 여러 부분으로 나눠서 각 회로에서 사용할 수 있습니다. 이 코드를 컴파일 할 때, 나는 각 별칭 라인이 10500 오류를 얻을 : "근처 텍스트"별명 "; 기대"종료 "또는"("또는 식별자, 또는 동시 문" 을 " 또는 "일반"내가 추가하는 시도 ; ""기대, 텍스트 근처 "입니다". "끝;"별명 선언 후 "최종 별칭",하지
    compiler-errors syntax-error vhdl hdl 2014-11-05

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    Verilog 코드의 비정상적인 동작

    하나의 간단한 비동기 시퀀스 검출기를 쓰고 있지만 한 번에 비정상적인 결과가 나타납니다. 코드 "assign a8 = ((y2&&inp1&&~inp2)||(y1&&inp1));"잘 작동하지만 위의 줄 내 코드에서 다음 줄을 바꿀 경우 올바른 결과를 제공하지 않습니다. assign a6 = (y2&&inp1&&~inp2); assign a5 = (y1&&i
    verilog hdl 2014-11-11

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    Verilog 배럴 쉬프터에 대한 생성 구문에서 모든 테스트 케이스에 대해 X를 반환합니다.

    8 비트 배럴 시프터 및 회전 모듈을 썼으며 출력을 위해 x를 반환했습니다. 해결 방법을 모르겠습니다! 내가 구문을 생성하는이 모듈을 작성해야, 내가 4 비트 배럴 시프터에 대한 사진을 업로드하고 당신이 당신의 테스트 벤치에서 W에 여러 개의 드라이버가 module OneGate(input D, S, W0, output W); wire Temp;
    verilog hdl 2014-11-11
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