내 모듈의 출력 포트에서 예기치 않은 고 임피던스 상태 문제가 발생했습니다. 다른 모듈을 인스턴스화 모듈의 코드는 다음된다 `timescale 1ns/1ps
module column(
input wire clk,
input wire reset,
input wire trigger,
input wire [7:0] laten
Verilog HDL에서 32 비트 Parallel in-Parallel 출력을 구현하려고합니다. pipo.v:10: error: answer['sd31:'sd0] is not a valid l-value in pipo.
pipo.v:4: : answer['sd31:'sd0] is declared here as wire.
pipo.v:16: error
Verilog 모듈과 자극을 컴파일하고 시뮬레이션 할 때 이상한 결과를 얻고 있습니다. 사일로에서 시뮬레이션하면 코드가 예상대로 작동합니다. Icarus (iverlog 및 vvp)에서 시뮬레이션 한 경우 Silo와는 시간이 다릅니다 (Silo는 235 -> 255이고 Icarus는 235 -> 265 인만큼 200이 아닌 0부터 시작합니다.) 사일로 반복
Mac에서 iverilog를 사용하고 있으며 always_ff 및 always_comb 블록이 포함 된 코드를 컴파일하는 데 문제가 있습니다. ModelSim은 문제없이 이러한 코드를 컴파일합니다. iverilog를 always_ff 및 always_comb 블록을 지원하도록 구성 할 수 있습니까? 그렇지 않으면 컴파일러에서 지원되지 않습니다. ??? 미리
이것은 StackOverflow의 첫 번째 게시물입니다. 저는 Python, C 및 C++에 대한 경험이 풍부하지만 Verilog 초보자입니다. Windows 10에서 Icarus Verilog 버전 10.1.1을 사용하고 있으며 동적 메모리 할당자를 작성하려고합니다. 몇 가지 이유를 들어,이 명령이 실행됩니다 : iverilog dynmem.v dynme
참고 :이 질문을 할 수있는 더 나은 곳이 있으면 알려주십시오! 나는 광범위하게 봤 거든 대답을 찾을 수 없다. 나는 웨이브 폼 뷰어 scansion을 사용하여 간단한 카운터/sin LUT의 출력을 보려고한다. 나는 컴파일을 위해 이카루스 Verilog를 사용하고있다. 지금까지 내가 명령 줄에 iverilog -o sinGen_TB sinGenerator_
(하지always @ 블록)과의 Verilog HDL의 forever 검색어 always 키워드의 차이점은 무엇입니까? 여기 always #1 a=!a;
forever #1 a=!a;
내 발견하지만 나는 여전히 매우 둘 사이의 라인을 그릴 수 없습니다 : Wikipedia에서 : 항상 키워드는 "C"와 유사한 역할을 while (1) {..}은 영원히
이 코드의 15 행에서 구문 분석 오류가 발생합니다. 12: module DoShellSort(
13: input [10*20-1:0] toSort,
14: output [10*20-1:0] sorted
15: reg arrBitSize
16:);
다음은 입력 및 reg 변수를 초기화하는 테스트 벤치 부분입니다. module ShellSort_tb
Icarus Verilog에서 적절한 멀티 비트 배열 선언은 무엇입니까? 이 코드에서 구문 분석 오류가 발생합니다. input [19:0] array [0:9];, 시도했을 때 input [20*10-1] array;을 시도했지만 구문 분석 오류가 발생했지만 입력/출력에 오류가 있습니다.