iverilog

-2열

1답변

icarus (iverilog 컴파일러)의 SystemVerilog 지원

Mac에서 iverilog를 사용하고 있으며 always_ff 및 always_comb 블록이 포함 된 코드를 컴파일하는 데 문제가 있습니다. ModelSim은 문제없이 이러한 코드를 컴파일합니다. iverilog를 always_ff 및 always_comb 블록을 지원하도록 구성 할 수 있습니까? 그렇지 않으면 컴파일러에서 지원되지 않습니다. ??? 미리

verilog hardware system-verilog iverilog icarus 2017-04-24

---

1열

1답변

의 Verilog : 원시 또는 연속 할당

나는이 테스트 벤치로이 코드 module neuron_xor(x0, x1, y4); input signed [4:0] x0, x1; reg signed [4:0] w02, w03, w12, w13, w24, w34; reg signed [4:0] th2, th3, th4; wire signed [4:0] y2, y3;

verilog iverilog 2017-11-16

---

0열

2답변

간단한 Verilog for 루프에서 오류가 발생했습니다.

Verilog에 익숙해지고 있습니다. 이제는 선형 피드백 시프트 레지스터를 구현하려고합니다. 나는 항상에 대한 루프를 사용하여 블록 내부 플립 플롭 체인을 모델링하기 위해 노력하고있어, 아직 iverilog 나에게 "내가"반복 변수 오류 레지스터``내가 LFSR에서 알 수없는 ''를주고 계속 및 lfsr이 제 모듈입니다. always @(posedge cl

for-loop verilog iverilog 2017-01-30

---

0열

1답변

주문 행동

내 상태 머신에서 다음과 같은 데이터 전환을 변경 : wire VALID_PKT = (FIFO_DATAIN[7] == 1) & (FIFO_DATAIN[6] == 0)& (FIFO_DATAIN[5] == 1) & (FIFO_DATAIN[1] == 1) & (FIFO_DATAIN[0] == 1); wire SET_RESET = FIFO_DATAIN[3];

verilog variable-assignment iverilog 2017-11-30

---

0열

1답변

gtkwave에서 두 마커 사이의 시간을 어떻게 측정합니까?

iverilog를 사용하여 내 Verilog 디자인을 시뮬레이트하고 출력을 fst 파일로 덤프합니다. 그런 다음 gtkwave를 사용하여 파형을 봅니다. gtkwave를 사용하면 많은 표식을 추가 할 수 있습니다. 그러면 두 마커 사이의 델타를 어떻게 측정합니까? 나는 gtkwave 설명서를 읽어, 그것은 당신이의 오른쪽 위 모서리에있는 델타 시간 및 주파

verilog iverilog gtkwave 2017-12-01

---

0열

1답변

순차 블록에서 비트 시프트가 실패합니다. 왜?

며칠 동안 Verilog 코드를 디버깅하고 있는데, 특히 FX2LP (Cypress CY7C68016A) USB 컨트롤러에서 바이트를 보내고받는 것이 중요합니다. 많은 세부 사항을 고려하지 않고도 데이터가 전송되어 각주기마다 바이트 단위로 전송됩니다. 내 테스트를 위해 필자가 먼저 채운 16 바이트 버퍼를 사용하여 다시 송신한다 (에코 테스트). 이 코드는

verilog race-condition hardware-interface iverilog 2017-12-03

---

0열

1답변

include에 대한 iverilog 구문?

주 파일 (cpu.v)에 Verilog 파일 (alu.v)을 포함하려고합니다. 두 파일 모두 같은 디렉토리에 있습니다. 'include "alu.v" module cpu(); ... ... endmodule 컴파일하려고하면 다음 오류가 발생합니다. cpu.v:1 syntax error I give up include 문이 잘못되었습니다.

verilog hdl iverilog 2017-02-09

---

-3열

1답변

내가 'A'라는 배열을하고 진수 <p></p> 그것을 채우려 '를 Verilog'(내부 코드)

의 배열을하고는 1 차원 배열 SW로 수행해야합니다 내 코드의 방법 MIPS에서 (저장 단어) 'm'나 '의' 이 감사에 저장하려는 값, module ALU(m,s,control,out,zeroflag,array); input [31:0] m,s; input [7:0] control; output reg [31:0] out; output reg z

arrays verilog iverilog 2017-01-01

---

0열

1답변

Verilog은 와이어가 아닌 것으로 선언합니다.

와이어 C와는 반대쪽에 선언하려고하면이 와이어에 nC가 사용됩니다. module lab_4 (A,B,C,D,E,Y); output Y; input A; input B; input C; input D; input E; wire A; wire B; wire C; wire D; wire E; wire nA; wire nB; wire

verilog iverilog 2017-02-27

---

0열

1답변

시프트 및 덧셈 배율을위한 Verilog 코드

안녕하세요, 나는 Shift-And-Add 멀티 플라이어를 만들었습니다. 나는 내 출력이 틀린 이유와 항상 85에 혼란스러워합니다. 테스트 벤치에서 뭔가 있습니까? 그건 그렇고. new1.v `define M ACC[0] module mult4X4 (Clk, St, Mplier, Mcand, Done, Result); input Clk,St; inp

verilog iverilog 2016-10-02

---