의 Verilog : 원시 또는 연속 할당

Question

나는이 테스트 벤치로이 코드

module neuron_xor(x0, x1, y4); 
    input signed [4:0] x0, x1; 
    reg signed [4:0] w02, w03, w12, w13, w24, w34; 
    reg signed [4:0] th2, th3, th4; 
    wire signed [4:0] y2, y3; 
    output signed [4:0] y4; 

    neuron n2(x0, x1, w02, w12, th2, y2); 
    neuron n3(x0, x1, w03, w13, th3, y3); 

    neuron n4(y2, y3, w24, w34, th4, y4); 

    initial begin 
    w02 = 2; w03 = -2; 
    w12 = 2; w13 = -2; 
    w24 = 2; w34 = 2; 

    th2 = 1; th3 = -3; th4 = 3; 
    end 
endmodule 

를 실행하고 있습니다 :

`timescale 1ns/100ps 

module tb_neuron_xor(); 

    reg signed [4:0] x0, x1; 
    reg signed [4:0] w02, w03, w12, w13, w24, w34; 
    reg signed [4:0] th2, th3, th4; 
    wire signed [4:0] y2, y3; 
    wire signed [4:0] y4; 
    reg signed [4:0] ctrl; 
    integer i, j, flag; 

    neuron n2(x0, x1, w02, w12, th2, y2); 
    neuron n3(x0, x1, w03, w13, th3, y3); 
    neuron n4(y2, y3, w24, w34, th4, y4); 

    initial begin 

     $dumpfile("tb_neu_xor.vcd"); 
     $dumpvars; 

     flag = 0; 

     #10; 
     for (i = -16; i < 15; i = i + 1) begin 
      for (j = -16; j < 15; j = j + 1) begin 

       x0 = i; x1 = j; 
       ctrl = x0^x1; 

       if (ctrl != y4) begin 
        flag = 1; 
        $display("Error: x0=%b, x1=%b, y4=%b, ctrl=%b", x0,x1,y4,ctrl); 
       end 
       $display("y4=%d, ctrl=%d", y4, ctrl); 
      end 
     end 

     if (flag == 0) begin 
      $display("No Error!"); 
     end 

     #10; 
     $finish; 

    end 
endmodule 

나는 반복 각각의 모든에 대한 Y4의 =의 X를 얻을. 내가 이해하는 한, 이것은 초기 값이 y4에 주어지지 않았기 때문에, 그리고 기본값은 X이다. 그러나 값을 지정하기 위해 y4의 타입을 reg로 변경할 수는 없다. 즉, 테스트 벤치에 없다는 오류 메시지에 선 (15), 신경 N4를 초래 :

tb_neuron_xor.v:15: error: reg y4; cannot be driven by primitives or continuous assignment. tb_neuron_xor.v:15: error: Output port expression must support continuous assignment. tb_neuron_xor.v:15: : Port y0 of neuron is connected to y4

가 어떻게이 주위에 내 방식대로 일할 수?

module neuron(x0, x1, w0, w1, th0, y0); 
    input signed [4:0] x0, x1; 
    input signed [4:0] w0, w1; 
    input signed [4:0] th0; 
    output reg signed [4:0] y0; 

    reg signed [11:0] a0, a1, a2; 

    always @(x0 or x1 or w0 or w1 or th0) 
    begin 
     a0 = x0*w0; 
     a1 = x1*w1; 
     a2 = a0 + a1; 

     if (a2 >= th0) 
      y0 = 1; 
     else 
      y0 = 0; 
    end 

endmodule 

Answer 1

은 왜 neuron()의 y0에 기본 값을 할당 : 여기에 더 나은 환경이 필요한 경우

는 신경 세포 모듈이 정의하는 방법이다?

output reg signed [4:0] y0=0; 

또한 reg에서 재설정을 사용하고 시뮬레이션 시작시 재설정하도록 제안합니다.