Verilog : 신호가 100 tick 동안 활성화되어 있는지 확인하십시오.

Question

하나의 입력과 하나의 출력을 가지고 있습니다. 입력이 100 틱 (100 사이클)이면 출력을 1로 설정하려고합니다.

module check_100(
    input wire clock, 
    input wire reset, 
    input wire in_a, 
    output reg out_a); 

reg[10:0] counter; 

always @(posedge clock) begin 
    counter <= counter + 1; 
    if(in_a && (counter == 100)) begin 
     out_a <= 1; 
    end 
end 

그러나 제대로 작동하지 않는 것 같습니다. 신호가 100 틱/사이클인지 여부를 확인하는 좋은 방법입니까?

감사합니다. :)

Answer 1

한 가지 방법은 count == 100 일 때 연속 할당을 사용하여 출력을 설정하는 것입니다. 입력이 낮아지면 카운터가 재설정됩니다. 조회수 100에 도달하면 카운트 값을 유지하십시오.

module check_100(
    input wire clock, 
    input wire reset, 
    input wire in_a, 
    output wire out_a 
); 

reg [10:0] counter; 

assign out_a = counter == 100; 

always @(posedge clock) begin 
    if (reset) begin 
     counter <= 0; 
    end else if (!in_a) begin 
     counter <= 0; 
    end else if (counter < 100) begin 
     counter <= counter + 1; 
    end 
end 

endmodule