hdl

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include에 대한 iverilog 구문?

주 파일 (cpu.v)에 Verilog 파일 (alu.v)을 포함하려고합니다. 두 파일 모두 같은 디렉토리에 있습니다. 'include "alu.v" module cpu(); ... ... endmodule 컴파일하려고하면 다음 오류가 발생합니다. cpu.v:1 syntax error I give up include 문이 잘못되었습니다.

verilog hdl iverilog 2017-02-09

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유효하지 않은 모듈을 인스턴스화 SystemVerilog를

내가 에다 놀이터에서이 코드를 실행하려고하지만 다음과 같은 오류가 점점 오전 : module array_redu(); byte b[] = { 1, 2, 3, 4 }; int sum,product,b_xor; initial begin sum =b.sum ; // y becomes 10 => 1 + 2 + 3 +

verilog system-verilog hdl 2016-12-22

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다중 틱 작업에 권장되는 MyHDL 디자인 패턴은 무엇입니까?

몇 가지 지침과 작업만으로 매우 간단한 기계를 작성하여 MyHDL을 배우려고합니다. 내가 고민하는 것은 여러 클럭 사이클을 해결하는 작업을 처리하도록 내 컴퓨터를 설계하는 가장 좋은 방법입니다. 현재 필자가 작성한 모든 하드웨어 구성 요소는 해결하기 위해 하나의 진드기 만 필요하므로 문제가있는 제어 단위입니다. 예를 들어, 내 컴퓨터의 모든 작업이 완료 될

python hdl myhdl 2017-02-20

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SystemVerilog 인스턴스화 된 모듈이 입력을 공유하지 않아야하는 경우 (쉬운 솔루션)?

내 모듈을 인스턴스화 할 때 여기에 작은 문제가 있습니다. 생성 루프를 사용하여 2 개의 카운터 (16 & 32 비트 카운터)의 100 인스턴스를 생성합니다. 각 카운터에는 자체 제어 장치 (UPDN & EN)가 있어야하지만 시계와 재설정을 공유합니다. 모듈 명 : SAT_COUNTER.sv // SIMPLE 카운터 모듈 TWO_SC.sv // TWO SA

module counter instantiation system-verilog hdl 2017-02-24

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블로킹 할당에 상응하는 코드를 얻으려면 내가 Verilog에의 클록 킹 블록을 사용할 수있는 방법

을 Verilog에 블록을 클러킹 사용하는 방법을 if((datain1[49]==1)||(datain2[49]==1)||(datain3[49]==1)||(datain4[49]==1)) begin buffer[1][59:50] <=buffer[1][147:138]; buffer[1][147:138]<=buffer[1][235:226]; buffer[

verilog system-verilog hdl 2017-02-28

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항상 블록에서 어떤 값이 사용됩니까?

여기 는 Verilog 코드 인 두 클록있다 코드에서 : 첫번째 생성 된 기존의 클럭이다 `timescale 1 ns/1 ns module test; reg r1, r2, r3, r4; reg clk_at_time, clk_from_clk; // Initialize signals initial begin

verilog hdl 2017-03-01

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오류 (10663) : DSD_Project.v에서의 Verilog HDL 포트 연결 오류 (34) : 출력 또는 포트 inout의 "히트"구조 순 표현에 연결되어 있어야합니다 당신은 알고 하듯이

module DSD_Project(flag0, flag1, hit0, hit1,room_counter,someone_inRoom,someone_Spying,hit0_LED, hit1_LED,echo0_LED, echo1_LED, anti_theft_output,reset_Antitheft_output,echo0, echo1, CLOCK_50,anti_the

verilog hdl 2017-01-15

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Verilog : 항상 블록에서 모듈 논리 평가 대기

항상 블록 내에서 다른 모듈의 출력을 사용하고 싶습니다. 현재이 코드를 작동시키는 유일한 방법은 pi_in 지정 뒤에 # 1을 추가하여 Pi가 완료 될 수있는 충분한 시간이 경과했는지 확인하는 것입니다. 모듈 pLayer.v에서 주요부 : Pi pi(pi_in,pi_out); always @(*) begin for(i=0; i<constan

verilog hdl hardware-design 2017-01-16

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신호 처리 구조 모듈에서 예기치 않은 결과가 출력됩니다.

이 문제를 해결하기 위해 Verilog 코드에서 X (알 수없는 값)가 예기치 않게 출력됩니다. 누군가 내가 잘못 가고있는 곳을 표시 할 수 있으면 좋겠지 만 코드가 첨부됩니다. 문제 모듈 코드 // Signal processing structure module sps(in1,clk,rst,out1); input clk,rst; input sign

verilog hdl 2016-12-07

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종합 글로벌 인스턴스 수

관련 질문이 없지만 무엇을 검색해야할지 모르겠습니다. 합성 도구를 사용할 때 (특정 도구가 필요하면 Synplify라고 말하지만, 여러 도구에서 작동하는 표준 호환 버전이있는 것이 가장 좋습니다) 모듈의 인스턴스 수를 추적하고이를 지원하는 것이 가능합니까? 합성 가이드? 나는 의심 스럽지만, 이와 같은 것에 대해 많은 유스 케이스를 볼 수있다. 제가 의미하

vhdl verilog hdl synthesis 2017-02-01

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