안녕하세요, 저는 Verilog 프로그램을 자일링스에서 작성 중이며 테스트 벤치로 작업 할 수 없습니다. module Lab3(
input u,
input clk,
input clrn,
output wire a,b,c,d,e,f,g
);
wire dff3_combo;
wire q_to_q;
테스트 목적으로 Verilog에서 매 클럭주기마다 단일 비트 난수를 생성하려고합니다. 나는 이것을 testbench 모듈에서하고있다. 다음은 코드입니다. module tb;
// Inputs
reg clk;
reg in;
// Outputs
wire x;
// Instantiate the Unit Under Test (UUT)
single
저는 Verilog에서 32 비트 레지스터를 포함하는 레지스터 파일을 만들려고 노력하는 초보자입니다. 모든 것을 올바르게 쓰고 읽을 수 있지만, 주소가 5b00000 인 첫 번째 레지스터 (이름을 R0로 지정)는 항상 0과 같아야하며 언제든지 변경하면 안됩니다. 테스트 벤치에서이를 읽을 때, R0가 0 또는 00000000 대신 갑자기 "xxxxxxxx"가
내 테스트 벤치의 신호에 지연을 걸고 싶습니다. 문제는 수백 클럭 사이클이 필요하므로 수백 개의 중간 신호를 사용하고 싶지 않다는 것입니다. 이것은 시뮬레이션 용도로만 사용되었으므로 지연 가능성을 코드와 함께 추가 할 수있는 방법이 있습니까 (WAIT 또는 AFTER).
필자는 본질적으로 아래 예제로 보일 수있는 테스트 벤치를 만났습니다. 클럭 및 신호는 차단 할당으로 동일한 타임 스텝에서 변경됩니다. 나는 이것이 시계와 두 개의 ctrlX 신호 사이의 경쟁 조건을 야기한다고 믿지만 EDA 놀이터에서 증명할 수 없었다. 경쟁 조건이 있다고 수정합니까? (EDA 놀이터 링크 : https://www.edaplayground.
왜 작동하지 않는지, 에다 놀이터에서 시뮬레이션을 실행하면 출력이 "0"으로 바뀔 때마다 "x"가 표시됩니다. sel이 "1"일 때 제대로 "1"을 얻습니다. 감사! 코드 : module mux8_2(input [3:0]a,[3:0]b,sel,output [3:0]out);
assign out=(sel)?a:b;
endmodule
및 테스트 벤치 :
std_logic_vector로 정의 된 VHDL - 코드에 고정 소수점 값이 있다고 가정 해 봅시다. 마지막 4 비트가 소수라는 것을 압니다. 시뮬레이터를 사용할 때 물론 마지막 4 비트를 소수로 볼 수 없으므로 시뮬레이션에서이를 변경할 수있는 가능성이 있으므로 시뮬레이션에서 3 번째 비트의 값이 0.5이고 두 번째 비트가 0 0.25의 값 등등?
에 나는 인해 라이선스에 angel이라는 테스트 벤치하지만 젠킨스가 실패를 사용하여 설정 몇 가지 헤드리스 UI 테스트를했습니다 /Users/<home>을 구체적으로 나타내지 만 이는 RHEL EC2 인스턴스의 올바른 위치가 아닙니다. 라이센스 파일을 /home/<user> 및 /home/<user>/에 넣으려고 시도했지만 해당 위치 만 확인하도록 하드 코
사후 경로 시뮬레이션 중에 하나의 내부 신호를 모니터링하려고합니다. 그래서 나는 Verilog 코드 내에서 $display 구문을 사용했습니다. 그러나 콘솔에는 아무 것도 표시되지 않습니다. 내가 내 Verilog 코드 내에서 다음 구문을 사용 always @(negedge clk)
begin
$display("Decimal: %d", idatabuf)