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VHDL 97 및 ISim에서 testbench로 내부 신호를 가져 오는 방법은 무엇입니까?

나는 VHDL 97과 Xilinx ISim으로 테스트 벤치에서 일하고 있는데, 파형 대신 코드에서 UUT 내부 신호 (Modelsim의 스파이 기능처럼)의 가치를 알 수있는 방법을 찾고있다. 내가 VHDL-2008 및 alias으로 쉽게 할 수 있다는 것을 알고 있지만 다른 대안을 알고 있습니까? 감사합니다,

vhdl simulation test-bench 2016-10-27

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Vivado 2016.2 시뮬레이터에서 System Verilog $ cast 또는 $ sformatf를 지원하지 않습니다

Vivado 2016.2 시뮬레이터를 사용하면 int를 System Verilog의 문자열로 캐스팅해야하지만 $ cast 및 $ sformatf는 지원되지 않습니다. int를 문자열로 성공적으로 타입 변환하기 위해 사용할 수있는 다른 함수 또는 메서드는 무엇입니까?

verilog system-verilog hdl vivado test-bench 2016-09-21

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Vaadin Testbench를 사용하여 ComboBox 메뉴에서 요소를 선택하는 방법은 무엇입니까?

vaadin 버전 7.6.4 및 Testbench (4.0.3)와의 일부 통합 테스트를 수행하고 있습니다. 여러 콤보 상자가있는보기가 있습니다. 그들 중 하나는이 속성을 가지고 있습니다 comboBox.setTextInputAllowed(false); 테스트 목적으로, 나는 콤보 박스의 기본값을 바꾸고 싶습니다. 다른 요소와 기본 요소를 선택해야합니다. 나

combobox vaadin test-bench 2016-10-03

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게시 합성 시뮬레이션 웨이브 폼을 볼 수 없습니다

나는 테스트 벤치 & Verilog 코드 및 합성 스크립트를 가지고있는 디자인의 게시물 신디 시뮬레이션을하고 있어요 .. 어떤 Verilog Netlist 파일을 제공합니다. 터미널에서 파형 및 $ monitor 값 덤프 사전 합성 시뮬레이션을 볼 수 있습니다. 이 같은 $ monitor 값 덤프는 포스트 통합 시뮬레이션이 잘 작동한다고 알려줍니다. 는하지

verilog synthesis test-bench 2016-07-10

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