VHDL 97 및 ISim에서 testbench로 내부 신호를 가져 오는 방법은 무엇입니까?

Question

나는 VHDL 97과 Xilinx ISim으로 테스트 벤치에서 일하고 있는데, 파형 대신 코드에서 UUT 내부 신호 (Modelsim의 스파이 기능처럼)의 가치를 알 수있는 방법을 찾고있다.

내가 VHDL-2008 및 alias으로 쉽게 할 수 있다는 것을 알고 있지만 다른 대안을 알고 있습니까?

감사합니다,

Answer 1

1 단계 : 패키지에 글로벌 신호를 선언

package SpyOnMySigPkg is 
    -- synthesis translate_off 
    signal GlobalMySig : std_logic ; 
    -- synthesis translate_on 
end package SpyOnMySigPkg ; 

2 단계 : 패키지를 참조하여 디자인 분야의 글로벌 신호에 할당 :

use work.SpyOnMySigPkg.all ; 
entity MyDesign is 
.... 
    -- synthesis translate_off 
    GlobalMySig <= MySig ; 
    -- synthesis translate_on 

3 단계 : 패키지를 참조하고 테스트 벤치에서 신호를 읽습니다.

use work.SpyOnMySigPkg.all ; 
entity tb is 
.... 
    process (GlobalMySig) 
    begin 
    if GlobalMySig = '1' then ...