Verilog의 단일 비트 난수 생성기

Question

테스트 목적으로 Verilog에서 매 클럭주기마다 단일 비트 난수를 생성하려고합니다. 나는 이것을 testbench 모듈에서하고있다. 다음은 코드입니다.

module tb; 

// Inputs 
reg clk; 
reg in; 

// Outputs 
wire x; 

// Instantiate the Unit Under Test (UUT) 
single_bit uut (
    .clk(clk), 
    .in(in), 
    .x(x) 
); 

integer seed=1; 
initial 
begin 
    clk=0; 
    forever 
    #5 clk=!clk; 
     in= $random(seed); 
end 

endmodule 

그러나 시뮬레이션 후

, 나는 seed 1의 상수 값을 얻고있다 및 in는 X가 있습니다. 도움을 주시면 감사하겠습니다.

Answer 1

들여 쓰기가 잘못되었습니다. 여기에 코드를 구문 분석하는 방법이다 : 당신이 당신의 forever 루프의 끝에 도달하지 않기 때문에

initial begin 
    clk=0; 
    forever #5 clk=!clk; 
    in= $random(seed); 
end 

코드는 in에 할당 도달하지 않았다. in을 reg으로 선언 했으므로 값을 in으로 할당하지 않으면 기본값 인 x가 유지됩니다.

in에 대한 지정은 forever 루프 내에 있어야합니다. 그러면 모든 클럭 에지에서 에 대해 0과 1의 임의의 스트림이 생성됩니다.

initial begin 
    clk=0; 
    forever begin 
     #5 clk=!clk; 
     in = $random(seed); 
    end 
end