이유를 Verilog에 사용되는 기능 모듈

Question

1 부이 : 난 항상 코드 중복을 피하기 위해의 Verilog의 기능을 사용할 들었다

에게. 하지만 모듈로 할 수는 없습니까? 내 이해가 정확하다면, 모든 기능은 Verilog에서 모듈로 다시 쓰여질 수 있습니다. 단 모듈은 항상 블록 내부에서 인스턴스화 할 수 없습니다. 이 경우를 제외하고는 항상 모듈을 고수 할 수 있습니다. 나 맞아?

2 부 :

내가 올바른 생각하면, 모듈은 함수의 치료를받을 것을 왜의 Verilog 컴파일러 방식으로 기록 할 수 없습니다? 내 말은 왜 컴파일러가 프로그래머가 n 블록 안에 모듈을 인스턴스화하고 함수를 지원하지 못하게 할 수 없습니까?

Answer 1

1. module! = function. Verilog에서의 사용법은 완전히 다릅니다.

   함수는 실제로 확장 표현이며 표현식에 사용됩니다. 이것은 'assign'명령문의 rhs 표현식이나 모든 절차 블록 내부의 표현식에서 사용될 수 있습니다.

   • 기능 시간을 소비하지 수 있습니다.

   • 함수는 값을 반환해야합니다.

   
   모듈이 동시 절차 블록 (기능을 포함 할 수 있음) 하드웨어 계층 구조를 표현하고 포함하는 데 사용됩니다.

   • 모듈은 시간을 소비 할 수 있습니다.

   • 모듈에서 값을 반환 할 수 없습니다.

   
   은 잠재적으로 단일의 내부는 항상 차단 기능을 반환하는 항상 블록과 동등한 모듈을 작성 대체하는 기능을 만들 수 있습니다 (출력 포트는 값을 반환하지 않습니다). 그러나 이것이 바로 그 것이다.

2. 당신이 틀립니다 :). 모든 Verilog 컴파일러가 준수해야하는 Verilog 표준이 있기 때문에 Verilog 컴파일러는 그런 식으로 작성할 수 없습니다. 그렇지 않으면 그것은 Verilog되지 않습니다.