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    명령 줄 + Xilinx-ISE에서 .xst 파일을 생성하는 방법

    명령 줄에서 비트 파일을 생성하는 방법을 배우려고합니다. 명령 줄 도구에서 .xst 스크립트 파일을 생성하는 방법이 있습니까? 나는 그것이 GUI가 자동으로 생성하는 것에 대한 언급만을 찾을 수있다. 일부 컨텍스트를 추가하려면 GUI에서 간단한 디자인을위한 비트 파일을 빌드하고 생성 한 다음 '명령 행 로그보기'도구를 사용하여 도구에서 사용한 명령을 생성하
    xilinx xilinx-ise 2016-06-08

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    테스트 NTP는

    나는 당신의 전문 지식이 필요합니다 임베디드 시스템 (Zynq)과 데스크탑 컴퓨터 사이의 시간차를 테스트하고 계산하기 위해 NTP 풀과 시간을 동기화하는 데스크탑 컴퓨터 아래에 설명 된 간단한 에코 방법을 사용하고 있습니다. 참고 : 로컬 NTP 서버 및 NTP 풀을 제외한 무선 네트워크를 통한 통신입니다. 클라이언트가 서버가 패킷을 읽고 패킷의 시간의 시
    networking udp xilinx ntp zynq 2016-06-14

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    Verilog에서 스택을 구현하려고합니다. 코드에 어떤 문제가 있습니까?

    Verilog에 익숙하지 않으므로 초보자 실수는 용서하십시오. Verilog에서 3 바이트 스택을 구현하려고합니다. 스택의 내용을 저장하기 위해 R_W를 사용하여 쓰기 (푸시/팝) 및 2D 배열 읽기. `timescale 1ns/1ps module one(R_W,PUSH,POP); input PUSH; input R_W; output POP;
    verilog fpga xilinx hdl 2016-06-20

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    vhdl에서 신호의 펄스 폭을 어떻게 표시합니까?

    이 코드를 basys2 보드의 7 세그먼트 디스플레이에 신호의 펄스 폭을 표시하는 프로그램에 구현하려하지만 보드에 코드를 다운로드하면 "0001"이 표시되어 그 부분을 보여줍니다. 1 "x < = a_count_pw + 1"을 수행하는 부분에서. 마치 신호가 입력되지 않아도 1을 추가하는 것처럼 보입니다. "신호가 불완전합니다. 신호 은 디자인에서로드 핀을
    width signals vhdl xilinx pulse 2016-06-21

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    Petalinux와 FreeRTOS의 질적 비교

    나는 Zynq 보드에서 응용 프로그램을 개발할 것입니다. 내 작업은 기본적으로 Microblaze에서 실행되는 기존 응용 프로그램을 이중 코어 ARM에 이식하는 것입니다. 궁금한 점은 O.S입니다. 나는이 분야에서 전혀 경험이 없으므로 새 시스템에서 사용합니다. 1) Petalinux (두 개의 코어를 사용) 2) Petalinux + FreeRTOS (두
    xilinx freertos zynq petalinux 2016-06-25

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    Verilog의 "항상"블록에서 벗어날 수있는 다양한 구성 요소는 무엇입니까?

    예를 들어이 스레드에서 How to NOT use while() loops in verilog (for synthesis)? 인 Brian Carlton은 Verilog에서 for 및 while 루프를 사용하는 대신 always 루프를 사용해야한다고 설명합니다. 나는 특정 조건이 만족되면 반복을 벗어나는 방법이 무엇인지 궁금해하고있었습니다. 나는 다음을 사
    verilog fpga xilinx 2016-06-26

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    ISE Xilinx14.7에서 최상위 모듈 구현하기 Verilog

    ise xilinx 14.7, webpack 버전을 사용하여 Verilog에서 카운터를 만들려고합니다. 사실, R. Haskell과 D. Hanna의 "디지털 설계를 사용한 디지털 설계"책을 이해하고 수정하기 위해 실제로 복사했습니다. syntaxis가 모두 좋지만 최상위 모듈을 Synthetize하려고하면 예기치 않은 토큰 및이 그림과 같은 모듈 중 하나
    verilog fpga xilinx hdl 2016-06-27

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    HLS 임의 정밀도 유형을 복합 유형으로 변환하는 방법

    AXI4 스트림 입력이있는 HLS 유닛을 작성하고 있습니다. 스트림에있는 여러 단어는 액세스하려는 구조체로 구성됩니다. 예를 들어 : struct eth_header { ap_uint<48> dest; ap_uint<48> source; ap_uint<16> proto; } 난 쉽게 스트림의 말을 버퍼링 할 수 및 큰 ap_
    fpga xilinx vivado-hls 2016-06-28

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    클럭 분배기 및 다른 출력을 사용하여 Verilog에서 testbench 구현

    다음 코드는 7 세그먼트 59 초 카운터인데 테스트 벤치를 구현하려고합니다. 저는 두 가지 문제가 있습니다 : 하나는 인턴 클럭으로 용어 q [24]를 사용하여 대략적인 초를 계산하지만, 테스트 벤치에서는 수천 개의 posedge 클럭을 구현하지 않고도 다른 출력을 볼 수 있어야합니다. 다른 문제는 testbench의 출력으로 7 세그먼트 패널의 각 숫자
    verilog counter simulation xilinx 2016-06-29

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    FPGA의 디지털 출력을 DAC에 인터페이스하는 방법은 무엇입니까?

    저는 DAC의 sin 값과 상관시키기 위해 16 비트 값을 출력하는 카운터, 튜닝 워드 및 사인 LUT가있는 매우 기본적인 DDS 코어 (?)를 가지고 있습니다. Nexys 4 DDR board을 사용하고 있으며 DAC은 FPGA 전용으로 설계된 주변 장치 모듈입니다. 16 비트 DAC인데 왜 6 핀을 가지고 있으며 그 중 4 핀만 데이터 용입니까? 그리고
    verilog fpga xilinx dac 2016-07-13
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