xilinx

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    구현 중 오류가 발생했습니다

    ROM을 만들고 코드가 완전히 합성되어 잘 작동하지만 중요한 경고가 표시되고 구현을 실행하면 "[Place 30-494] Place to Design"이 표시됩니다. xillinx 웹 사이트 그러나이 오류에 대한 해결책은 없습니다. 여기 너희들이 나를 도와 희망 내 코드가 표시됩니다 : `timescale 1ns/1ps module ROM(output
    verilog xilinx 2014-11-03

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    Verilog 합성 중 오류가 발생했습니다

    Verilog 프로젝트를 합성하려고하면 다음과 같은 오류가 발생합니다 : 오류 : Xst : 2634 - "shiftman.v"15 행 : 루프 정지 조건은 루프 변수에 의존하거나 정적이어야합니다. 오류 : Xst : 2634 - "shiftman.v"22 행 : 루프 중지 조건은 루프 변수에 의존하거나 정적이어야합니다. 오류의 원인을 이해할 수 있다고 생
    verilog xilinx 2014-11-12

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    루프의 범위에서 GHDL 및/또는 VHDL-2002가 왜 제한적입니까? (</li> <li>Vivado (STD = 200X XST 및 ISIM)

    은 여기 (--std가 설정되지 않은) ISE 14.7 GHDL 0.31로 컴파일 될 수있는 유효 VHDL 코드를 가지고 옵션 경우 신스와 XSIM) 알테라 Quatus II 13.1과 마지막으로 QuestaSim 10.0d 는 GHDL은 '이 코드를 이해 - std '가 설정되지 않습니다. '--std'를 VHDL-2002로 설정하면 for-loops의
    vhdl xilinx ghdl 2014-09-30

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    연산자의 결과가 정적이 아닙니다

    입력이 "ins15_0"인 곳에서이 모듈을 실행하려고합니다. 특정 조건이 충족되면 구문을 검사 할 때 if 행에서 다음 오류가 발생합니다 "operator =의 결과는 정적이 아닙니다." 당신은 질문이 해결 움직이는 표적이었다 왜냐하면 lw : if (ins15_0 = "000000000110000") generate step_1 : for i i
    case vhdl fpga xilinx 2014-11-20

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    Verilog에서 지수 함수

    유전자 알고리즘에 사용 된 fitness 함수를 작성하려고하는데이 함수는 중요한 부분을 포함합니다. 그럼 어떻게이 함수를 구현할 수 있습니까? (e^x) e : base = 2.7, x : verilog HDL 언어의 지수가 합성 코드입니까? 미리 감사드립니다.
    verilog xilinx 2014-11-25

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    자일링스의 기본 ARM 애플리케이션 Zynq SoC

    자일링스의 Zynq SoC를 처음 접했다. Zynq에는 ARM (이중 코어)이 있습니다. FPGA 패브릭을 사용하지 않고 ARM 프로세서에서만 프로그램 C/C++ 프로그램을 실행할 수 있는지 궁금합니다. 내 연구가별로 도움이되지 못했습니다. 그렇다면 목표를 달성하기 위해 따라야 할 기본 단계를 알고 싶습니다.
    arm fpga xilinx zynq system-on-chip 2014-11-27

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    입력 반복 횟수 입력 Verilog

    posedge clk에 8 비트의 입력 x이 반복되는 시간을 계산하려고합니다. 나는이 8 비트 각각의 값에 256b 카운터를 작성하여 x을 비교하려고 생각하지만 상승 에지에서 각 입력 값이 각각의 카운터 값인 x을 비교하려고 할 때 오류가 발생합니다. module counter_initial(x); input[7:0] x; //output
    verilog xilinx 2014-11-27

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    Basys2 보드의 4 자리 세그먼트에 한 자리 숫자 만 표시하려면 어떻게합니까?

    Basys2 보드에서 한 자리 숫자를 출력하는 데 사용 된 경우 네 자리 숫자가 모두 표시됩니다. 예 : - 2를 원했을 때, 2222가 나타났습니다. 이 작업을 수행하기 위해 회로도 파일에 3 개의 NOT 게이트를 통해 3 개의 출력을 연결하는 접지 포트를 만들었습니다. 다음으로는 3 개의 출력을 UCF 파일의 보드 AN1, AN2, AN3 3 개에 LO
    xilinx 2014-11-27

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    Xilinx 구문 오류 : HDLCompiler : 806

    스파르탄 -6 nexys 3 보드에 자일링스를 사용하여 주사위를 쓰거나 게임을 쓰고 있습니다. 'if'또는 'begin'근처에서 구문 오류를 말하고 있습니다. 나는 올바른 라이브러리를 가지고 있고 어리석은 구문 오류가 없다고 확신합니다. (절대적으로 확신 할 수는 없지만). 나는 경험이 풍부한 VHDL 작곡가가 내가 잘못 가고있는 곳으로 올바른 방향으로 나
    vhdl xilinx 2014-12-02

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    어떤 dcm/pll이 xilinx fpga 기술에서 지원되는지 확인해야 할 곳은 어디입니까?

    xilinx fpga 기술에서 지원되는 DCM/PLL을 어디에서 찾아야할지 알려주세요. 예 - virtex 4에서는 DCM_ADV가 지원되지만 xcv5에서는 지원되지 않습니다.
    xilinx xilinx-ise 2014-09-01
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