xilinx

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    xilinx vertex5 ML505-V5LX110T

    xilinx virtex5 ML505 V5LX110T의 clk 및 데이터 핀을 찾을 수 없습니다. 데이터 시트에서는 P4 핀이 PS2에 할당되었지만 clk 및 데이터에 대한 개별 핀은 지정되지 않았습니다. 같은 것을 도와주세요.
    fpga xilinx 2016-09-29

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    원시 메모리 덤프에서 Xilinx ISE 블록 메모리를 시작하려면 어떻게합니까?

    FPGA에서 부분적으로 에뮬레이트 할 작업 장치에서 RAM을 덤프했습니다. Xilinx ISE에서 Core Generator를 사용하여 RAM 모듈을 생성했습니다. 이제 COE 파일로 RAM을 초기화하는 옵션이 있습니다. 불행히도 원시 메모리 덤프를 COE 파일로 변환 할 수있는 도구를 찾을 수 없습니다. 또는 해당 문제에 대해에 COE. 가장 좋은 방법은
    vhdl ram xilinx xilinx-ise 2016-10-03

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    "대다수"기능의 Verilog 구현

    내 머리 부분을 감싸는이 대다수 기능에 대해 충분히 알지 못 하겠지만 ...이 부분부터 시작해야할지 모르겠다. 나는 롤 아직 프로의 Verilog를 해요 그것은 x, y, z의 함수로 정의 된, 그래서 나는 기능은 세 가지 바이너리 입력 비트의 함수가 될 것이다 생각하고 있어요. 저쪽 너를 잃어 버렸어. 도움/방향에 감사드립니다.
    function verilog xilinx 2016-10-14

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    임베디드 리눅스 용 디바이스 트리 생성

    임베디드 리눅스 개발 환경에 익숙하지 않습니다. 나는 (자일링스 Zync 시리즈의 SoC) Zedboard의 장치 트리 파일을 생성하기 위해 노력하고 .dts 파일에 다음 줄 발생하고있다 : chosen { bootargs = "console=ttyPS0,115200 root=/dev/mmcblk0p2 rw earlyprintk rootfstype
    linux arm embedded-linux xilinx device-tree 2016-10-18

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    Zynq-Device (Zybo)에서 임베디드 리눅스의 예기치 않은 충돌

    wiki-xilinx-linux web page의 지침에 따라 시스템 Zybo + 임베디드 리눅스 커널을 만들었습니다. (우리는 PetaLinux를 사용하지 않았지만 우리는 자일링스 도구가있는 파일). 우리는 시스템의 전원을 켜면 는 모든 작동이는 부팅시 출력 : 문제가 U-Boot 2016.07-03720-g95e11f6-dirty (Oct 17 2016
    linux linux-kernel embedded-linux xilinx zynq 2016-10-18

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    레지스터 비트 폭을 올바르게 결정하는 방법은 무엇입니까?

    이것은 내가 작성한 간단한 코드입니다. 'outt'에서 122116이 나옵니다. 그러나 'outt'너비를 33 비트 ([32 : 0])로 변경하면 코드가 올바르게 작동하고 -140028을 반환하는 것처럼 보입니다. 이 행동의 이유는 무엇입니까 ?? `timescale 1ns/1ps module valu_parser(clk,outt); input cl
    verilog xilinx 2016-10-19

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    베어 메탈의 zynq에서 이더넷 드라이버 구현

    나는 Zybo와 함께 작업하기 시작했고, 나는 매우 길다. Zybo 베어 메탈 (bare-metal) 애플리케이션에서 실행되는 보드와 PC 사이에 이더넷 연결을 구축하려고합니다. 필자는 자일링스 드라이버 emacps (나에게 매우 간단하지는 않지만 ...)의 예제를 만들려고했지만 어떤 결과도 보이지 않는다. 저는 PC의 Zybo와 Wireshark에 예제를
    c embedded xilinx zynq 2016-10-26

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    vivado의 프로젝트 모드와 비 프로젝트 모드의 주요 차이점은 무엇입니까?

    그리고 합성이 끝나면 .bit 파일과 함께 .fw, .mcs, .prm과 같은 많은 파일을 얻습니다. 그리고 .bit 파일 이외의 다른 파일을 FPGA로 덤프 할 수 있습니까? 어느 것이 더 유리한 프로젝트 모드 또는 비 프로젝트 모드입니까? 코딩은 Verilog로 이루어집니다.
    verilog xilinx synthesis vivado 2016-10-27

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    VHDL 코드가 시뮬레이션에서는 작동하지만 FPGA에서는 작동하지 않습니다.

    버퍼가있는 SPI 마스터 모듈을 구현하려고합니다. 이 FSM 모듈을 사용하여 테스트하고 수신 된 데이터를 UART를 통해 직렬 콘솔에 전송합니다. I는 UART 전에 "FFFFFFFF"X로 시작 값으로 전환 bytes_rec 시뮬레이션으로 판단받은 바이트 if(rx_upd <='0' and loadFromRxBuf ='1') then rx_upd
    vhdl fpga xilinx hdl modelsim 2016-11-05

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    맞춤 라이브러리를 사용하여 VHDL 디자인 시뮬레이션

    간단한 VHDL 프로젝트를 만들어 내 메모리를 닦으려고합니다. 파일 half_adder.vhd을 사용하여 시뮬레이션하려는 다른 파일 full_adder.vhd을 만듭니다. 이러한 파일은 같은 프로젝트에 없습니다. Xilinx ISE 버전 14.7을 사용하고 있습니다. 내 코드는 완벽하게 합성되어 구문 검사를 통과합니다. 또한 RTL 회로도를 만들 수 있습니
    vhdl simulation xilinx 2016-09-22
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