xilinx

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    AXI4Lite로 읽고 쓰는 최소 클럭 사이클 수는 무엇입니까?

    AXI4Lite 버스에서 간단한 액세스를 수행하는 데 필요한 최소 클럭 사이클 수는 무엇입니까? 나는 그것이 4라고 생각하지만 확실하지 않습니다.
    arm xilinx hdl bus amba 2017-05-03

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    VHDL 패키지가 컴파일되지 않습니다.

    VHDL을 처음 사용하며 VIvado 2017.1을 사용하고 있습니다. 여러 패키지에 포함되도록 상수 및 기타 열거 형을 정의하는 데 패키지를 사용하려고합니다. 지금 당장은 내 모델에서 패키지를 사용할 수 없습니다. 나는 문제의 패키지는 xil_defaultlib 폴더에 그러나 Error: Cannot find <PACKAGE NAME> in library
    package vhdl xilinx vivado 2017-05-09

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    의 SystemVerilog : 인터페이스 변수는

    다음 예제 코드를 고려 다른 인터페이스의 작업에서 참조 : interface I(); logic x; modport slave(input x); endinterface interface J(I.slave i); logic y; task process; if (i.x) begin // ...
    verilog system-verilog xilinx vivado 2017-05-16

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    자일링스. xst : 737 오류

    나는 메모리 (24x12)를 사용하는 프로젝트를 가지고 있는데, okk 내부 신호가 값 4를 가질 때 메모리가 작성 될 때 프로그래밍 파일을 생성 할 때 내 메모리의 모든 비트에 대해 xst 737 오류가 발생합니다. . 누군가가 나를 고칠 수 있도록 도와 줄 수 있습니까? 주요 아키텍처 부분 코드 : 여기 library IEEE; use IEEE.STD
    vhdl xilinx 2017-05-16

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    vivado의 테스트 벤치 .vhd 파일 사용

    최근이 과제와 관련하여 뭔가를 게시했지만 다른 걸림돌이 발생하여 해결책을 찾지 못하는 것 같습니다. 나는 4 비트 alu 시뮬레이션을 가지고 있지만 선생님이 나에게 제공 한 사전 작성된 테스트 벤치를 사용해야합니다. 테스트 벤치 파일을 가져오고 지침에 따라 원본 파일 속성에서 합성 옆에 체크 표시를 선택 취소했습니다. 테스트 벤치 소스 파일에서 감지 한 내
    vhdl xilinx vivado 2017-04-10

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    vivado에서 프로젝트 열기

    Git에있는 저장소에서 작업해야합니다. vivado의 저장소에서 프로젝트로 작업하는 방법을 알고 싶습니다. 나는 그것을 봤 거든 내가 명령 터미널에서 ". tcl"파일을 해결해야하지만, "샘플 프로젝트"폴더에 여러 ".tcl"파일이 있기 때문에 내가 그들 모두를 추가 할 필요가 있는지 혼란스러워 할 필요가 있다는 것을 알았다. 감사합니다
    tcl xilinx vivado 2017-04-11

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    자일링스 ISE 14.7 용 사용자 정의 pcore 만들기?

    일반적인 질문이지만 사용자 정의 pcore를 만드는 가장 보편적 인/공통/가장 쉬운 방법은 무엇입니까? 몇 가지 예를 보았습니다. Matlab을 주로 사용했기 때문에 Matlab을 사용하지 않았으므로 여기서 약간 잃어 버렸습니다. 그것 없이는 올바른 방법이 있어야합니다! 미리 감사드립니다.
    xilinx xilinx-ise xilinx-edk 2017-04-12

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    PC에서 FPGA의 블록 RAM을 읽는 중

    자일링스 ISE 14.7 신시사이저를 사용하고 있습니다. .coe 파일로 BRAM을 초기화하고 액세스 할 수 있습니다. 또한 data2mem 도구를 사용하여 새 .mem 파일로 업데이트하고 내 비트 파일을 업데이트 할 수 있습니다. 여기서는 ROM으로 구성했습니다. 제 문제는 파일에 BRAM 내용을 저장하는 방법을 모르겠다는 것입니다. 코어 생성기에서 단일
    fpga xilinx xilinx-ise 2017-04-12

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    VHDL 사용자 정의 패키지의 구문 오류 라인 번호 5의 유전 알고리즘에 대한 RNG

    Library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; Type arr is array (1 to mut_bits) of integer; type chrom_matrix is array (1 to pop_s
    syntax-error vhdl genetic-algorithm xilinx 2017-04-18

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    Vhdl 스네이크 - 꼬리 구현을 자동화하는 방법

    저는 Spartan3e 용 vhdl에서 현재 스네이크 게임을 구현했습니다. VGA 화면에서 셀 사각형을 그리는 부분을 이미 작성했으며 사각형 주위로 이동할 수 있습니다. 문제는 꼬리 구현입니다. 지금까지 수동으로 다른 셀 세그먼트를 내뱀에 추가했지만 자동화하고 싶습니다 (예 : 자바에서 대기열과 셀을 간단히 만들고 다음 위치의 positiong를 설정하는
    vhdl xilinx 2017-04-25
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