최근이 과제와 관련하여 뭔가를 게시했지만 다른 걸림돌이 발생하여 해결책을 찾지 못하는 것 같습니다. 나는 4 비트 alu 시뮬레이션을 가지고 있지만 선생님이 나에게 제공 한 사전 작성된 테스트 벤치를 사용해야합니다. 테스트 벤치 파일을 가져오고 지침에 따라 원본 파일 속성에서 합성 옆에 체크 표시를 선택 취소했습니다.vivado의 테스트 벤치 .vhd 파일 사용
테스트 벤치 소스 파일에서 감지 한 내 유닛은 프로젝트의 엔터티 .vhd 파일이므로 프로그램을 시뮬레이션 할 때 tcl 콘솔에 출력이 없으면 정상적으로 시뮬레이트하는 것을 제외하면 모두 괜찮습니다. 테스트 벤치가 구성되어있는 어설 션과 관련하여
나는 분명히 봤 거든이 일을하는 방법에 대한 자세한 지침을 가지고 있지만 vivado 소프트웨어에 대한 구체적인 지침을 얻을 수 없습니다. 그것은 자일링스에 대해 말했고, 프로세스 윈도우가 있습니다. 프로세스 윈도우는 비바도에서 볼 수 없습니다. 나는이 겉으로보기에는 단순한 것이 왜 내게 오래 걸릴지 이해할 수 없다. 구문 오류가 없으며 컴파일러 창 근처의 메시지에서 테스트 벤치를 구문 분석 중입니다. 다음은 vivado IDE의 파일 구조에 대한 스크린 샷입니다.
는 사람이 어떻게 이렇게 말해 주시겠습니까?
감사합니다.
사이먼.
틀린 최상위 디자인 단위 (굵은 글씨로 표시)를 선택했습니다. – Paebbels
시뮬레이션 소스 섹션에서 테스트 벤치를 최상위 모듈로 만들어야합니다. 귀하의 경우 최상위 모듈은 alu – Roman