xilinx

    0열

    3답변

    자일링스 비바도 VHDL에 2 차원 블록 RAM을 추론

    VHDL에 2 차원 블록 램을 추측하려고합니다. 그러나 정교한 회로는 레지스터와 MUX의 회로로 밝혀졌습니다. 램에 관한 코드의 주요 파일은 다음과 같습니다 사용하는 정수를 포함한 library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use work.shared_resources.a
    vhdl ram xilinx 2016-08-18

    -1열

    1답변

    읽기, RAM VHDL

    을 VHDL로 작성하십시오. 모든 코드 라인은 컴퓨터이므로 병렬 방식으로 실행됩니다. RAM 블록에서 출력으로 특정 레지스터를 읽는이 RAM을 만들고 '이후'만 동일한 레지스터에 입력을 쓰고 싶습니다. 내 코드는 다음과 같이 진행됩니다이 architecture Behavioral of RAM is type ram_t is array (0 to numOf
    vhdl fpga ram cpu-architecture xilinx 2016-08-22

    0열

    2답변

    [몇 초 지연] 진술 후 VHDL에서 FPGA에로드 할 시뮬레이션 또는 실제 합성 모델에서만 지연을 제공합니까?

    우리는 지연을 제공하기 위해 [약간 지연] 진술을 사용하고 시뮬레이션에서 분석 할 수 있습니다. 그러나 우리가 FPGA에이 모델을로드 할 때 VHDL 코드로 만들어진 실제 하드웨어가 지연에 영향을 미치거나이 지연이 시뮬레이션에만 국한되어 있습니까? a <= not b after 1s; 그래서 b 하나 개의 스위치를 연결 그래서 스위치를 누르면 LED 상
    vhdl fpga xilinx xilinx-ise 2016-08-25

    4열

    1답변

    Linux 4.5 자일링스 Zynq 플랫폼의 Devicetree를 통한 GPIO 인터럽트

    Linux 4.5 커널을 실행하는 데 사용되는 Zynq XC72010이있는 사용자 정의 개발 보드를 사용하고 있습니다. 우리가 테스트하고있는 칩을위한 장치 드라이버를 개발 중이고 GPIO 라인을 소프트웨어 IRQ에 바인딩하려고 할 때 많은 문제가 있습니다. 지금까지 나는 몇 가지 방법을 시도하고 내가 생각할 수있는 Google 검색을 다 써 버렸습니다. 내
    c linux linux-device-driver xilinx device-tree 2016-08-29

    2열

    1답변

    kmalloc 메모리를 사용자 공간에 매핑

    내 애플리케이션 용 단일 커널 모듈 드라이버를 만들고 싶습니다. 이것은 프로그래밍 가능한 로직의 AXIS FIFO와 인터페이스하며, 할당 된 메모리의 물리적 주소를이 장치에 보내어 프로그래머블 로직에서 사용해야합니다. 내 플랫폼 드라이버가 AXIS FIFO 장치를 인식하고 mmap을 사용하면 해당 레지스터를 내 사용자 공간 앱에서 사용할 수 있습니다. (p
    c linux-kernel linux-device-driver embedded-linux xilinx 2016-09-05

    -2열

    1답변

    VIVADO HLS를 사용하여 실행 가능한 C 파일을 VHDL로 변환 할 수 있습니까?

    어떻게하면 실행 파일을 VHDL로 바꿀 수 있습니까? 자일링스 vivado HLS를 사용하고 있습니다. 내가 구성하고 만든 (./ configure, make) ppp 소스 코드가 있습니다. 이것은 실행 가능한 ppp 파일을 생성합니다. 이 실행 파일을 vivado HLS를 사용하여 VHDL로 변환 할 수 있습니까? 그렇다면 어떻게 할 수 있습니까? 단계를
    c xilinx ppp vivado-hls 2016-09-06

    2열

    2답변

    VHDL 입력을 강제로 접지

    VHDL을 처음 사용합니다. 나는 덧셈 뺄셈 기의 코드를 작성하려고했다. 곡면을위한 입력 버스 중 하나는 합성 후 지상에 연결됩니다. 나는 Ubuntu 14.04 LTS 64 비트에서 자일링스 ISE 14.2를 사용하고있다. library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.NUMERIC_STD.
    vhdl xilinx xilinx-ise 2016-07-22

    0열

    1답변

    자일링스 속성을 사용하여 Verilog 코드에서 차단 신호를 계단식으로 처리하는 방법은 무엇입니까?

    장치에서 특정 블록 RAM의 깊이 한계를 초과 한 VERILOG 코드의 블록 숫양을 사용하여 더 큰 RAM을 구현하려고합니다 (깊이 4500의 RAM이 필요하고 최대 블록 깊이가 512입니다) . 내 Verilog 코드에서 속성을 사용하여 블록 램을 캐스케이드하는 법. 미리 감사드립니다.
    verilog xilinx synthesis vivado 2016-09-21

    1열

    2답변

    VHDL (2008)로 선언하기 전에 유형을 사용하십시오.

    VHDL의 모든 버전에서, 어쩌면 2008 년에 유형을 선언하기 전에 사용할 수 있습니까? 예. 나는 기업의 건축이 배열 선언이 : 동일한 아키텍처 섹션에서 여전히 type my_array is array (integer range <>) of my_type; 그리고, 그러나 나중에 파일에 나는이 있습니다 type my_type is record
    vhdl xilinx vivado 2016-09-21

    0열

    1답변

    ModelSim 웨이브 렌더링이 느림

    버전 6.6d (SE)에서 10.1c (SE)로 전환되었습니다. 이전 버전에서는 시뮬레이션 완료 직후 파도가 나타났습니다. 이제 웨이브 렌더링에 오랜 시간이 걸립니다. 어디에서 문제가 될 수 있습니까? 감사.
    vhdl xilinx modelsim 2016-08-12
최근 질문