xilinx

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    우리가 사용할 수있는 "경우"로-선택 -VHDL

    내가 with current_display select char_output <= hours1 & '1' when "0111", hours2 & '1' when "1011", mins1 & '1' when "1101", mins2 & '1' when "1110", "00000" when others; 다음과
    select if-statement vhdl xilinx 2013-12-10

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    사용자 정의 IP에서 IOB를 비활성화해도 여전히 작동합니까? 어쨌든 IOB는 무엇입니까?

    저는 스파르탄 3E 스타터 키트의 IOB 개수를 초과하는 이더넷 MAC 컨트롤러를 설계하고 있습니다. IOBs를 비활성화 할 계획입니다. 여전히 작동합니까? 어쨌든 IOB는 무엇입니까?
    fpga xilinx 2013-12-11

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    이 장치에 맞는 "BUFGMUX"유형의 컴포지션이 너무 많습니다. (Ethernet Design)

    나는 스파르탄 3E FPGA 용 이더넷 MAC 컨트롤러를 설계하고있다. IOB는 109 %에 도달했습니다. 나는 여전히 비트 스트림의 생성을 계속했다. 그런 다음이 오류가 발생했습니다 : 이 장치에 맞는 "BUFGMUX"유형의 구성 요소가 너무 많습니다. 이것은 무엇을 의미합니까? (스파르탄 3e에 이더넷 이더넷 MAC의 IP가 이미 있기 때문에 스파르탄
    vhdl fpga xilinx 2013-12-11

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    의 Verilog 설계 - 입력은 "사용하지 않는"경고

    인의 Verilog 설계 (I는 회로도를 생성 할), 나는 다음과 같은 경고를 합성하는 시도 할 때 :이 Synthesizing Unit <rising>. Related source file is "C:\PPM\PPM_encoder\detectors.v". WARNING:Xst:647 - Input <in> is never used. Th
    verilog xilinx 2013-12-12

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    SelectIO 뱅킹 제한으로 인해 디자인의 IOB를 자동으로 배치 할 수 없습니다.

    저는 Spartan 3E 스타터 키트를 사용하고 있습니다. 커스텀 주변 장치 생성시. 나는 그것을 PLB 버스에 인터페이싱하는 것을 제외하고는 기본 설정을 사용한다. XISE 프로젝트도 생성했습니다. 나는 단지로 구성 포트 추가 : 아니라 phy_tx_data : out std_logic_vector (0 to 3); phy_tx_en : out
    vhdl fpga xilinx 2013-12-14

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    FPGA에서 PLB 슬레이브 모듈에 필수적인 것은 무엇입니까?

    사용자 정의 IP의 슬레이브 레지스터를 읽고 쓸 수 있어야하고 소프트웨어 재설정을 보내고 사용자 정의 IP 모듈에 시계를 줄 수 있어야합니다. 버스 신호에서 제외 할 수있는 항목은 IOB 제한을 극복하기 위해 사용자 정의 IP에 대해 더 많은 포트를 삽입 할 수 있도록하는 것입니다.
    fpga xilinx 2013-12-14

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    여러 드라이버가있는 Verilog에서 BUS를 처리하는 방법

    크기 16 비트의 공통 "BUS"를 공유하는 여러 모듈을 Verilog에 연결하려고합니다. 여러 입력 (드라이버)을 버스에 연결하는 데 문제가 있습니다. 하나 이상의 드라이버를 연결하면 Xilinx에서 오류가 발생합니다. 단위 신호 BUS {Top_Module_Name}은 다음 여러 드라이버에 접속된다 I는이 코드 모듈은 상부 모듈 input en;
    verilog processor xilinx bus 2013-12-15

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    VHDL : 포트 맵에 전파하지 않는 값

    아래 VHDL 파일이 있는데 문제가 있습니다. 최종 합계 값은 항상 정의되지 않습니다. CL_Adder는 캐리 미리보기 가산기이며 개별 구성 요소로 검사되어 정상적으로 작동합니다. Regstr 모듈도 잘 작동합니다. 문제는 reslt, reslt_out1, reslt_out2 변수 사용에 있습니다 ..! 더 많은 코드없이 library IEEE; use
    vhdl xilinx 2013-12-16

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    Verilog 복수 드라이버

    저는 7 세그먼트 디코더에 연결될 Verilog를 사용하여 BCD 카운터를 만들려고합니다. ? Multi-source in Unit <BCDcountmod> on signal <BCD0<3>>; this signal is connected to multiple drivers.> ** 그리고 더 ..... *** 모든 솔루션 * module BCDcountm
    verilog xilinx system-verilog bcd 2013-12-17

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    프로세스의 비동기 신호에서 설정 시간이 중요합니까?

    신호가 감도 목록에 포함되면 신호가 변경 될 때마다 해당 프로세스가 실행됩니다. 예 : -- State Memory -- Synchronous Reset process (clk) begin if (rst = '1') then p_state <= initialization; elsif (rising_edge(clk)) the
    vhdl xilinx 2013-12-19
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