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vhdl에서 하나의 입력에 두 개의 신호를 주문하고 싶습니다.
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자일링스에서 맞춤형 IP를 추가하는 동안 소프트웨어 액세스 가능 레지스터 란 정확히 무엇이겠습니까?
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자일링스 FPGA에서 슬라이스 LUT 및 슬라이스 레지스터로 최적화 선택
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비트 파일을 보면서 비트 파일을 만드는 데 사용 된 자일링스 버전을 알아낼 방법이 있습니까?
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Xilinx-FPGA Virtex5/7의 메모리를 x86-CPU의 주소 공간에 매핑 된 메모리로 사용하는 방법은 무엇입니까?
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FPGA의 스레드 (자일링스 버텍스 5/7)는 무엇이며 얼마나 많은 수를 가질 수 있는가?
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사용자 지정 IP 코어 (Zedboard)에 사용자 지정 외부 포트가 표시되지 않습니다.
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Verilog에서 인스턴스화 된 모듈을 차례로 활성화하는 방법