xilinx

    1열

    1답변

    Systemc에서 VHDL 또는 Verilog로 변환

    RTL SystemC 라이브러리를 사용하여 회로를 설계했습니다. 이 회로가 잘 작동하고 제대로 시뮬레이션 할 수 있습니다. 이제는 FPGA에 배포하고 자일링스 ISE에서 사용하기 위해 systemc 코드를 vhdl 또는 verilog로 변환하는 방법을 찾고 있습니다. 할 방법이 있습니까? 또는 모든 프로그래밍을 다시해야하지만이 시간, VHDL?
    vhdl xilinx systemc 2013-05-10

    1열

    1답변

    상단 모듈 입력 및 출력이없는 VHDL

    두 파일 master.vhd 및 slave.vhd가 있습니다. 오류 또는 경고없이 모두 합성됩니다. 구조적으로 상위 모듈을 만들고 연결하려고합니다. 저는 자일링스 ISE 14.2를 사용하고 있습니다. 내 top.vhd 파일은 다음과 같다 : 나는 이런 식으로 작업을 수행 할 때 library ieee; use ieee.std_logic_1164.all;
    vhdl xilinx 2013-05-11

    -1열

    1답변

    Xilinx에서 예기치 않은 경고가 발생했습니다.

    다음 코드에서 플레이어 1과 플레이어 2 버튼의 기록을 저장하려고합니다. 코드는 오류없이 컴파일되지만 경고가 있습니다. 나는이 경고를 풀 수 없다. 여기에 코드를 게시하고 있습니다. module game(clk50,red,green,blue,hsync,vsync, button,led); input [8:0] button; input clk50; ou
    verilog xilinx 2013-05-15

    1열

    1답변

    ZedBoard에서 ARM TrustZone Secure/Normal world 예제 실행

    아래의 ARM 문서 웹 사이트에서 ZedBoard의 "Secure world"및 "Normal world"를 실행하는 TrustZone 예제를 구현하는 방법을 알고 있습니까? 주제합니다 (ZedBoard 실행중인 트러스트 존 (TrustZone))도 도움이 될 것입니다 http://infocenter.arm.com/help/index.jsp?topic=/c
    arm xilinx trust-zone 2013-05-22

    4열

    2답변

    파이썬 스크립트를 사용하여 자일링스에서 FPGA 빌드 프로세스를 자동화하려고 시도합니다.

    자일링스에서 ngs, bit 및 mcs 파일을 작성하는 과정을 자동화하고 이러한 파일을 자동으로 svn 저장소의 특정 폴더와 연관 시키려고합니다. 내가 알아야 할 것은 자일링스 GUI의 백엔드에서 생성 된 로그 파일이다. 예를 들어 열려있는 프로젝트,로드 파일, 합성 등의 모든 명령을 기록한다. 또한 다른 부분은 내가 합성,지도, 장소 및 경로의 전체 과정
    python xilinx 2013-05-24

    0열

    3답변

    자일링스/모델 림을위한 합성/시뮬레이션에 기반한 컴파일러 지시어의 자동 플래그?

    필자는 자일링스 FPGA로 합성하고 Modelim에서 시뮬레이션하는 대형 Verilog 프로젝트를 가지고있다. 저 모듈의 한 버전을 시뮬레이트하고 다른 모듈을 합성하고자하는 몇 가지 모듈이 있습니다. 예를 들어 몇 밀리 초를 계산하는 매개 변수화 된 재설정 디버거가 있습니다. 분명히 시뮬레이션을 위해서 이것은 귀찮습니다. 그래서 시뮬레이션하기 전에 디버깅
    simulation verilog fpga xilinx modelsim 2013-05-24

    2열

    1답변

    상단 모듈의 입력 포트를 컴포넌트 출력 포트에 연결하는 방법은 무엇입니까?

    자일링스 ISE 13.2를 사용하고 있습니다. 저는 VHDL에 매우 익숙하며 구성 요소를 연결하는 데 문제가 있습니다. 아래에 정의 된 최상위 모듈과 구성 요소 (다른 파일에서 정의 됨)가 있습니다. entity kcpsm3_int_test is Port ( number_in : in std_logic_vector(3 downto 0);
    vhdl xilinx 2013-04-09

    1열

    4답변

    자일링스 ISE Design Suite를 사용하여 스파르탄 6에서 단일 포트 ROM 생성하기

    스파르탄 6 보드에 단일 포트 롬을 설계하는 데 문제가 있습니다. 제공된 핵심 생성기를 사용하여 블록 메모리를 만들고 32 비트 너비와 256 깊이의 단일 포트 ROM을 0에서 255까지 계수하는 coe 파일과 함께 선택합니다. 구성 요소로 vhdl에 ROM을 드롭하고 XilinxCoreLib을 도서관. 그 도움이된다면 나는 현재 자일링스 ISE 13.1을
    vhdl fpga xilinx spartan 2013-04-13

    1열

    1답변

    32 비트 덧셈기 감산기 ALU using generate

    클래스 할당을 위해 32 비트 덧셈기 감산기 ALU를 구현해야합니다. 나는 잘 작동하는 1 비트 덧셈기 감산기가 있고 select 문 (모든 코드는 아래에 주어짐)의 도움을 받아 연산이 이루어진다. 어쨌든, 내가 직면하고있는 문제는 하나의 모듈에서 캐리/빌려 오는 모듈을 후속 모듈로 사용하는 방법을 파악할 수 없다는 것입니다. module add_sub(s
    verilog xilinx 2013-04-14

    2열

    2답변

    Microblaze 재건을 위해 필요한 최소한의 파일

    microblaze 디자인이 포함 된 Xilinx 프로젝트에서 작업 중입니다. Git (또는 다른 CM 도구)에서 프로젝트의 하드웨어 부분을 저장하고 다른 컴퓨터에서 다시 빌드 할 수 있어야하는 최소한의 파일 세트가 궁금합니다. 지금까지 범위를 좁힐 수 없었지만 파일을 많이 생성하여 제거 할 수 있다고 확신합니다. 최상위 디렉토리에는 _xps, bootlo
    git fpga xilinx microblaze 2013-04-25
최근 질문