xilinx

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    왜이 문맥에서는 그런 피연산자가 없습니까?

    자일링스를 사용하고 있으며이 코드를 컴파일하려고합니다. 이 오류가 발생합니다 : 오류 : HDLParsers : 808 - "C : /Users/Dell/digi/sm.vhd"줄 xx. 이 문맥에서는 그러한 피연산자를 가질 수 없습니다. code is here
    vhdl xilinx 2012-11-04

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    Xilinx XPS : 선택시 딥 스위치 사용

    다른 모듈에서 선택 신호로 DIP 스위치를 사용하려고합니다. DIP 스위치는 외부 구성품입니다. 난 항상 다음과 같은 오류 얻을 : ERROR : NgdBuild : 924 - BIDIRECT 패드 순 'DIP_1_7을 < 5>'비 버퍼 프리미티브를 운전 : ERROR : NgdBuild : 924 - BIDIRECT 패드 순 'DIP_1_7을 < 6>'
    xilinx microblaze 2012-11-05

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    Verilog 'for'-loop 반환 값

    아래 코드를 작성했습니다. 내 문제는 : 인덱스 1 에서 그것은 몇 가지 값으로 for 루프에 들어갑니다. 그것은 'if'문에 들어가며 모든 'if'의 마지막 명령을 'P = ....'와 같이 볼 수 있습니다. 인덱스 2에서는 (다음 단계) 그것은 '가'문에 입사하지만, P의 값을 1 단계에서 아니라, 초기 값이다. 다음 단계에서 'P'의 마지막 값을 어떻
    simulation verilog xilinx 2012-11-11

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    스파르탄 3의 프로세스 간 데이터 이동

    두 개의 프로세스 A와 B가 있고 각 프로세스에는 자체 클럭 입력이 있습니다. 클럭 주파수는 약간 다르므로 동기화되지 않습니다. 프로세스 A는 IC에서 데이터를 샘플링하고이 데이터를 프로세스 B로 전달해야하며이 데이터는 프로세스 B로 전달되어야하며이 데이터는 다른 IC에 기록해야한다. 현재 솔루션에서 프로세스 A와 B 사이의 간단한 핸드 셰이크 신호를 사용
    vhdl xilinx 2012-09-27

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    간단한 회로를 만들어 VHDL에서 전력을 낭비하십시오.

    나는 전력을 측정하는 데 사용할 수있는 간단한 글에 대한 아이디어를 찾고 있습니다. 전력 측정이 제대로 작동하는지 확인하기 만하면됩니다. 버텍스 -6에서 자일링스 ISE 14.1을 사용하고 있습니다. 쓰고 합성하는 간단한 회로가 필요합니다. 지금까지 1K 비트 카운터를 시도했지만 실제로 눈에 띄지는 않았습니다. 나는 9K 비트 카운터를 시도했지만 ISE는
    vhdl xilinx circuit virtex 2012-08-17

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    VHDL/Verilog : HDMI 포트에 액세스

    방금 ​​새 보드가 있습니다. 당신이 볼 수 있듯이 http://www.digilentinc.com/Products/Detail.cfm?NavPath=2,400,836&Prod=ATLYS , 나는 두 개의 HDMI 입력과 보드에 두 개의 HDMI 출력을 가지고있다. 내가 원했던 것은 하나의 HDMI 입력을 받아 1080p 신호에서 일부 변환을 수행하는 것입
    vhdl verilog fpga xilinx hdmi 2012-10-07

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    Xilinx Atlys 보드를 사용하는 외부 USB 장치 인터페이스

    USB UART 포트를 통해 Mindwave (http://store.neurosky.com/products/mindwave-1)와 Altys 보드를 인터페이스하려고합니다. 연결하려고하는 동글은 기본적으로 USB 연결에서 직렬 데이터 스트림을 출력하는 무선 수신기입니다. FPGA에서이 직렬 스트림을 읽으려고합니다. 제가보기에는 UARTRx 핀 (A16)을
    usb hardware fpga xilinx 2012-10-13

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    VHDL 상태 머신에서 지연 구현

    읽기/쓰기 가능을 설정하고 읽음으로써 칩에서 데이터 흐름을 제어하는 ​​상태 머신을 작성하고 있습니다. 내 시계는 37 MHz에서 27 MHz로 작동합니다. 그러나 내가 통신하고있는 칩에 대한 사양은 적어도 50 ns 동안 내 '읽기 요청'신호를 유지해야합니다. 물론 이것은 내 기간이 37ns이므로 한 주기로 수행 할 수 없습니다. 나는 다음 상태가 실제로
    vhdl fifo xilinx 2012-10-25

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    자일링스에서 IP 코어 인 모듈의 불법적 인 재 선언

    자일링스에서 Cache (Block Memory Generator)라는 IP 코어를 준비했다. 모듈에서 인스턴스화하고 합성 할 때 Illegal Re-declaration of module<Cache> 오류가 발생했습니다. 동일한 이름은 자일링스의 지적 재산권이기 때문에 변경할 수 없습니다.
    vhdl verilog xilinx 2012-10-29

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    Verilog의 산술 오른쪽 시프트

    프로세서 설계의 일부로 Verilog를 사용하여 간단한 동작 오른쪽 시프터를 구현합니다. 시프터는 32 비트 변수를 입력하고 변수 (입력) 선택에 따라 오른쪽 논리 시프트 또는 오른쪽 산술 시프트를 출력합니다. module ShiftRight( input signed[31:0] inp, input [31:0] shamt, outpu
    verilog bit-shift xilinx 2012-10-31
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