저는 FPGA를 처음 접했고 일반적인 알고리즘에 사용할 수있는 디자인 소스가 있는지 궁금합니다. 더 자세한 내용은 벡터 내부 제품 거리 계산 또는 행렬의 읽기 및 쓰기 등의 작업을 찾으십시오. 처음부터 다시 시작해야하는지 아니면 이전 작품을 구축 할 수 있는지 궁금합니다. 참고로, 아직 내 칩 또는 언어를 결정하지 않았습니다. 나는 더 유연한 것을 가지고
나는 AGC/SPI 컨트롤러의 이상한 행동에 대해 질문하고 있습니다. 자일링스 스파르탄 3e FPGA를 대상으로 한 Verilog에서 수행되었다. 컨트롤러는 외부 입력을 사용하여 시작하는 FSM입니다. FSM의 상태는 명시 적으로 초기화되지 않은 state_reg에 저장됩니다. 초기화되지 않은 레지스터는 기본적으로 0으로 간주됩니다. 컨트롤러를 구현할 때
매우 기본적인 질문 : 방법 어떻게 알 포트/신호/값은 화살표의 어느 측에 배치 하는가? 매우 평등 해 보이는 port_a => x에서 x <= port_a으로 전환하는 것으로 나타났습니다. 오류가 발생했습니다. 또한 x => port_a은 작동하지 않습니다. 나는 화살표가 어떤 방향으로 향해야하는지조차 알지 못합니다. 답변을드립니다.
WebPack을 다시 설치하여 내 컴퓨터에서 실행하고 간단한 디자인을 합성하고 FPGA에 업로드 한 후 필자는 나의 이해와 관련하여 상당한 문제를 겪었습니다. 사용자 제약 파일이 같은 줄이 : NET "W1A<0>" LOC = "P18" ;
가 정확히 어떻게 합성 소프트웨어가이 핀이 VHDL 코드에 의해 할당되는 방식을 결정 하는가는? entity We
현재 VGA를 통해 비디오 데이터를 보내는 장치의 경우 VHDL로 화면 버퍼를 만들려고합니다. 저는 자일링스 ISE 13.1을 사용하고 있으며 VHDL의 초심자입니다. 내 아이디어는 각 픽셀의 RGB 값 (8 비트)을 포함하는 큰 양방향 배열을 만드는 것이 었습니다. 배열에 아무런 문제없이 쓸 수는 있지만 읽을 때 더 복잡해집니다. 합성이 매우 길어지고 컴
XST FF/래치 트리밍을 어떻게 비활성화 할 수 있습니까? 이 특정 예에서는 트리밍이 발생하는 이유를 알고 있습니다. 세부 사항으로 들어가고 싶지는 않지만 매우 큰 std_logic_vector (128 비트가있는 두 벡터)에서 발생합니다. 그건 그렇고, 나는 많은 경고를 받았고 다른 것이 잘못되었다는 것을 볼 수 없다고 (나는 걱정할 것입니다). 그래서
두 개의 와이드 mux를 포함하는 두 레벨 멀티플렉서를 만들려고합니다. 각각의 와이드 멀티플렉서는 동일한 선택 신호를 공유하는 8 개의 2 : 1 멀티플렉서를 가지고 있습니다. RLOC를 사용하여 선택 신호를 하나의 Virtex-5 슬라이스로 공유하는 하나의 와이드 멀티플렉서 (= 8 2 대 1 멀티플렉서)를 패킹 할 수 있습니다. 이 2 개의 넓은 멀티플
자일링스의 회로도에서 VHDL 코드를 생성 할 수 있는지 궁금하다. 나는 그 반대가 가능하다는 것을 안다. 코드에서 키 라인을 변경하여 큰 회로도를 수정할 수있는 쉬운 방법 인 mips R2000의 데이터 경로를 완료 한 후 코드가 어떻게 될지 궁금해서이 작업을 수행하고 싶습니다. 나는 회로도와 vhdl을 모두 사용했지만 vhdl로 작성된 전체 datapa