xilinx

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VHDL을 처음 사용하는 경우, 영향을받지 않는 파형은 지원되지 않습니다.

VHDL을 사용하고 있지만 시뮬레이터가 숙제를 시작하기 전에 실행해야하는 다음 예제 코드의 영향을받지 않는 파형을 지원하지 않습니다. 온라인으로 읽을 때 동일한 파형 Z를 전달할 수는 있지만 영향을받지 않는 키워드와 동일한 결과를 얻는 방법을 모르겠습니다 ... 어떻게 동일한 결과를 생성 할 수 있도록 다시 작성할 수 있습니까? 추신 : 숙제의 다음 부분에

concurrency signals vhdl xilinx 2012-08-01

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양방향 버스의 블록 RAM

Xilinx Spartan 6 FPGA의 코어 생성 블록 RAM을 양방향 데이터 버스에 연결하는 방법을 알아 내려고합니다. 내가 찾을 수있는 모든 예제는 데이터 포트를 개별적으로 사용한다고 가정하지만, 제 경우에는 양방향 데이터 버스로 사용해야합니다. VHDL을 사용하고 있습니다. 로 인스턴스화 COMPONENT ram PORT ( clk

vhdl xilinx synthesis 2012-06-13

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이 VHDL이 XST에서 BRAM을 유추하지 않는 이유는 무엇입니까?

ISE 13.4를 사용하여 Virtex-5에서 블록 RAM에 저장하고자하는 벡터 배열이 있습니다. 1 BRAM에 맞아야하는 32Kb이지만 모두 로직에 저장됩니다. 내 시스템은 AMBA APB 버스를 사용하므로 선택 라인과 활성화 라인을 확인합니다. 왜이 코드가 BRAM을 유추하지 않는지 이해해주세요. 참고 :이 예제는 이해하기 쉽고 다른 코드를 도와 주어야

xilinx synthesis virtex 2012-06-21

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virtex 5에 대한 I/O 제약 조건 작성

사람들 I virtex 5 보드에서 작업 중이며 I/O 제약 조건 작성 방법을 모르겠습니다. 누군가가 제약 조건을 작성하는 것에 대한 기본 지식이있는 좋은 자습서를 제안 할 수 있습니까? Xilinx Constraint Guide는 너무 길고 초보자가 이해하기 어려운 가이드입니다. 나는 좀 더 단순하고 중요한 것을 원한다. 사전에 감사합니다 당신이 할 수

constraints xilinx virtex 2012-06-22

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나는 내가 FPGA에로드 할 수있는 .BIN 파일을 생성하고 싶은 신 플리 파이 버전 9.6.2</p> <p>을 사용하고 신 플리 파이

를 사용하여 비트 스트림 (.BIN) 파일을 생성하는 방법. Synplify의 출력은 .edn 또는 .edf 넷리스트입니다. 누구든지이 작업을 수행하는 과정을 알고 있습니까?

vhdl fpga xilinx 2012-06-25

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VHDL :이 컨텍스트에서 피연산자를 가질 수 없습니다. (소벨 필터)

library ieee; use ieee.std_logic_1164.all; use ieee.numeric_std.all; use ieee.std_logic_arith.all; --use ieee.std_logic_unsigned.all; --use ieee.std_logic_signed.all; e

vhdl fpga xilinx 2012-05-09

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VHDL의 BRAM_INIT

프로그램 메모리 내용이 BRAM에 저장되는 프로세서 기반 설계를 시뮬레이션하고 있습니다. VHDL (유추 BRAM)을 사용하여 프로그램 메모리를 실현하고 있습니다. 디자인을 이식성있게 유지하기 위해 CoreGen을 피하려고합니다. 결국이 디자인은 FPGA로 갈 것입니다. VHDL 제네릭을 사용하여 BRAM의 메모리 내용을 초기화하는 방법이 있는지 알고 싶습

embedded vhdl fpga xilinx 2012-05-11

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VHDL에서 FFd1의 의미는 무엇입니까? FF/래치의 상수는 0입니다.

xilinix 10.1을 사용하여 유한 상태 시스템 식별자를 구현하려고합니다. 이전 질문에서 이러한 오류를 보았지만 답변에 포함되지 않았습니다. 내 질문 .. 내가 대답이 아니라 다음과 같은 오류가 WARNING:Xst:1293 - FF/Latch <machine1/current_state_FFd1> has a constant value of 0 in bl

vhdl xilinx 2012-05-14

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블록 램을 사용하여 읽고 쓰는 방법은 무엇입니까?

스파르탄 3에서 블록 램을 사용하여 읽고 쓰는 방법은 무엇입니까? xilinix의 매뉴얼 인 sim.pdf에서 각 쓰기에는 1 클럭주기가 필요하며 각 읽기는 BRAM이 동기식이므로 읽습니다. 우리는 유한 상태 기계가 램의 쓰기 및 읽기 작업을 각각 자유롭게하기로되어 있습니까?

vhdl fpga xilinx hdl spartan 2012-07-03

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VHDL 계산은 다르지만 여전히 동일합니다.

제목의 문제를 설명하기가 쉽지 않으므로 읽으십시오. 소벨 필터를 구현하는 프로젝트가 있습니다. 그것은 무엇을해야으로 처음에는 이미지가 소벨 계산 Gx <= ("000" & p3-p1)+(("00" & p6 & '0')-("00" & p4 & '0'))+("000" & p9-p7); Gy <= ("000" & p7-p1)+(("00" & p8 & '0')-

vector vhdl xilinx 2012-05-18

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